Comprendre les mesures de performance ADC

Pour optimiser les performances de l'ACD pour les oscilloscopes et les équipements d'essai à haute fréquence, les ingénieurs doivent d'abord maîtriser les spécifications clés qui définissent la qualité du convertisseur. Bien que l'article initial énumére le taux d'échantillonnage, la résolution, le SNR et le THD, une compréhension plus approfondie des mesures supplémentaires – comme le nombre effectif de bits (ENOB), la plage dynamique sans velléité (SFDR) et le rapport signal-bruit-distorsion (SINAD) – est essentiel pour les applications à haute vitesse. L'ENOB, par exemple, reflète la résolution réelle réalisable en présence de bruit et de distorsion, tombant souvent sous la résolution nominale à haute fréquence d'entrée.

Stratégies clés pour optimiser le rendement de l'ASC

Optimiser la performance de l'ADC dans les équipements d'essai haute fréquence nécessite une approche multiforme qui s'adresse à la fois au convertisseur lui-même et à ses circuits environnants. Les stratégies suivantes, développées à partir du schéma original, fournissent un cadre complet pour atteindre une plage dynamique maximale, la linéarité et la fidélité de mesure.

1. Sélection du bon CDA pour la demande

Pour les oscilloscopes, le taux d'échantillonnage devrait être au moins deux fois plus élevé que la bande passante (taux de Nyquist), mais en pratique, un facteur de trois à cinq est courant pour capturer les formes d'onde non sinusoïdales et réduire les alias. La résolution varie généralement de 8 à 12 bits pour les zones à grande vitesse; les bits plus élevés réduisent le bruit de quantification mais augmentent le temps de conversion et la consommation d'énergie. Évaluer la bande passante à pleine puissance – la fréquence à laquelle la réponse d'amplitude de l'ADC s'abaisse de 3 dB – et s'assurer qu'elle couvre la fréquence maximale de signal que vous comptez numériser.

2. Améliorer l'intégrité des signaux grâce à la conditionnalité

L'intégrité du signal commence à l'extrémité de la sonde et s'étend à l'entrée ADC. Utilisez des sondes actives avec une faible capacité d'entrée et une bande passante élevée pour minimiser la charge. Gardez le chemin de signalisation aussi court que possible; chaque millimètre de trace de PCB ajoute de l'inductance et peut créer des erreurs d'impédance qui provoquent des réflexions et des sonneries. Employez des câbles blindés et maintenez une impédance caractéristique constante (généralement 50 γ pour les équipements RF). Avant l'ADC, un front-end analogique comprend souvent un amplificateur tampon et un filtre anti-aliasing. La fréquence de coupure du filtre doit être placée juste au-dessus de la fréquence maximale du signal pour rejeter le bruit hors bande et empêcher l'aliassage.

3. Reduce Clock Jitter pour un SNR plus élevé

La relation entre le jitter et le SNR est sans doute le facteur le plus critique limitant la performance du JAC à haute fréquence. Pour un signal de 1 GHz avec 100 fs jitter, la limite théorique du SNR est d'environ 64 dB, une valeur facilement dégradée par une mauvaise génération d'horloge. Pour minimiser le bruit de commutation numérique, utilisez un oscillateur à faible bruit de phase (par exemple, un oscillateur de cristal suivi d'un nettoyeur de jitter) et gardez la trace de l'horloge courte et contrôlée par impédance. Séparez l'horloge ADC du bruit de commutation numérique en la routant sur une couche dédiée avec un plan au sol. Dans les systèmes où plusieurs ADC sont entrelacés, la réduction du jitter devient encore plus critique parce que les erreurs entre les voies introduisent des erreurs aléatoires et déterministes.

4. Optimisation de l'alimentation électrique et de la mise à la terre

Utiliser des régulateurs à faible écoulement (LDO) avec un taux de rejet élevé de l'alimentation (PSRR) pour alimenter chaque broche d'alimentation ADC individuellement. Éviter de changer les régulateurs pour les rails analogiques à moins qu'ils ne fonctionnent loin de la fréquence d'échantillonnage ADC= et qu'ils soient suivis d'un filtrage minutieux. Separer les plans analogiques et numériques au sol sur le PCB, les raccorder à un seul point étoile sous l'ADC. Découpler chaque broche d'alimentation avec une combinaison de 10 μF tantale, 0,1 μF céramique et 100 pF condensateurs à faible inclinaison placés le plus près possible de l'épingle. Pour les ADC à haute vitesse, une perle ferrite en série avec la ligne d'alimentation peut supprimer le hachage à haute fréquence des circuits numériques.

5. Considérations relatives à la disposition des PCB pour les CAA à forte vitesse

Utiliser une pile de cartes à quatre couches ou plus avec un plan sol solide directement sous l'ADC. Placer des traces d'entrée analogique sur la couche supérieure, entourées par une coulée au sol, et éviter les vias qui introduisent l'inductance. Garder les traces de sortie numérique loin des entrées analogiques pour empêcher la crosstalk. Si l'ADC a une entrée différentielle, s'assurer que la paire différentielle est étroitement couplée et assortie en longueur pour maintenir le rejet en mode uniforme. La gestion thermique est également importante : les ADCs dissipant plusieurs watts nécessitent des vias thermiques et un tampon en cuivre relié à une couche sol interne. Certains ADCs à haute vitesse génèrent des effets de mémoire en raison de la charge résiduelle des échantillons précédents; une disposition propre et une terminaison correcte peuvent atténuer ces non-linéarités. Lorsqu'ils s'interlaquent plusieurs ADCs dans un système intercalé dans le temps, un routage prudent de l'horloge et des signaux de remise en fonction empêche la scroup qui dégraderait le SFDR.

6. L'emploi de la dythrométrie et de la randomisation

La dithering est une technique qui permet d'ajouter une petite quantité de bruit (ou un signal pseudo-aléatoire) à l'entrée de l'ADC avant la quantification. Elle brise les modèles d'erreur de quantification cohérents, réduisant la distorsion harmonique et améliorant la SFDR, en particulier pour les signaux de petite amplitude. Le signal de dither est généralement conçu pour être hors bande et ensuite soustrait numériquement. Dans les équipements de test haute fréquence, la dithering est couramment utilisée pour augmenter la résolution efficace de 1 à 2 bits. Les techniques de randomisation, comme l'appariement d'éléments dynamiques (DEM) dans le DAC d'un ADC repliable, diffusent également des éperons liés à l'inadéquation dans le spectre.

7. Étalonnage et compensation

Même les CDA les mieux conçus souffrent de non-idéalités telles que l'offset, l'erreur de gain et la non-linéarité. L'étalonnage numérique peut corriger ces erreurs en temps réel. De nombreux CDA à haute vitesse comprennent des routines d'auto-étalonnage intégrées qui fonctionnent à la puissance ou déclenchées par une commande. Pour les applications nécessitant une linéarité ultra-haute, l'étalonnage externe à l'aide de tonalités de référence connues peut être effectué périodiquement. La dérive de température affecte également les performances; certains systèmes intègrent des capteurs de température et ajustent dynamiquement les coefficients d'étalonnage. Dans les systèmes intercalés dans le temps, l'étalonnage doit traiter les erreurs de gain, de décalage et de synchronisation entre les canaux.

8. Arrays de CDA intercalés dans le temps

Pour obtenir des taux d'échantillonnage au-delà de ce qu'un seul CDA peut fournir, les oscilloscopes utilisent souvent un éventail de CDA N dans une configuration intercalée dans le temps (TI‐ADC). Chaque CDA échantillonne à un taux de fs/N, et les sorties sont combinées pour obtenir un taux global de fs. Bien que cette technique augmente la bande passante, elle introduit des erreurs d'appariement qui causent des tons fallacieux aux fréquences liées au modèle d'intercalage. Il faut minimiser les erreurs de gain, de compensation et de chronométrage par une conception et un calibrage minutieux. Les oscilloscopes modernes utilisent des algorithmes de correction en temps réel qui mesurent les erreurs d'appariement à partir d'un signal d'étalonnage ou de propriétés statistiques de l'entrée.

Considérations avancées pour les applications à haute fréquence

Zones de sous-échantillonnage et de Nyquist

Pour les mesures de fréquence du domaine (p. ex. analyse du spectre), les ingénieurs utilisent parfois un sous-échantillonnage, où le taux d'échantillonnage est inférieur au double de la bande passante du signal, mais le spectre du signal est replié dans une zone connue de Nyquist. Cette technique exige un filtre anti-aliasing haute performance pour rejeter les signaux provenant de zones indésirables. La bande passante d'entrée analogique de ADC= doit être significativement plus élevée que le taux d'échantillonnage – souvent trois à cinq fois – pour permettre la capture de la copie repliée sans atténuation. Le sous-échantillonnage est courant dans les oscilloscopes d'échantillonnage RF et les fronts radio définis par logiciel (SDR).

Erreurs de traitement du temps (incertitude de l'erreur de jeu et d'ouverture)

Comme nous l'avons déjà mentionné, le jeu d'ouvertures est une source d'erreur dominante aux fréquences d'entrée élevées. En plus du jeu d'horloges, l'incertitude d'ouverture propre à l'ADC (la variation à l'intérieur du commutateur d'échantillonnage) ajoute au total. Pour les ADC de pointe, le jeu d'ouvertures est dans les dizaines de femtosecondes. Lors de la conception d'un système d'essai, envisager d'utiliser un amplificateur de piste et de maintien (T/H) avec un jeu d'air inférieur à l'ADC lui-même, puis placer le T/H près de l'entrée de l'ADC. Certains oscilloscopes intègrent un dispositif de déclenchement à double bord qui minimise le jeu d'air en bloquant l'horloge d'échantillonnage au signal d'entrée zéro (p. ex., pour un échantillonnage équivalent temps).

Vérification et essais pratiques

Après avoir mis en œuvre ces stratégies d'optimisation, vérifier la performance de l'ADC en utilisant des méthodes d'essai standard : mesurer le SFDR avec une onde sinusoïdale à une seule tonalité, évaluer le SNR et le SINAD sur la plage de fréquences d'entrée et tester la linéarité avec un test d'intermodulation bitone. Utiliser un générateur de signal à haute pureté et un filtre à passe-bande pour s'assurer que la source ne masque pas les véritables performances de l'ADC. Pour les oscilloscopes, la routine d'auto-étalonnage intégrée fonctionne généralement à puissance sur, mais des essais périodiques avec une onde carrée de référence connue (p. ex., un générateur d'impulsion à haute vitesse avec une amplitude et un temps d'élévation connus) confirment que la chaîne ADC fonctionne correctement.

Conclusion

L'optimisation des performances de l'ACD pour les oscilloscopes et les équipements de test à haute fréquence exige une approche systématique qui s'étend sur la sélection des composants, le conditionnement des signaux, l'intégrité de l'horloge, la gestion de la puissance, la discipline de la mise en page et l'étalonnage avancé. En développant les stratégies fondamentales de choix de l'ACD, en améliorant les voies de signal, en utilisant des filtres anti-aliasants et en assurant une puissance et un échafaudage propres, les ingénieurs peuvent atteindre la portée dynamique et la fidélité dont les mesures modernes à grande vitesse ont besoin. Les techniques additionnelles de dithering, d'interlaquage et de réduction précise des jitters repoussent encore les limites de ce qui est possible.