Dans les systèmes allant du radar et des radios définies par logiciel à l'imagerie médicale et à l'acquisition de données à grande vitesse, la fidélité de la sortie numérique dépend directement de la précision du moment de l'échantillonnage. Le jitter d'ouverture, l'incertitude temporelle aléatoire dans laquelle un ADC capture réellement le signal d'entrée, est l'un des dégradeurs de performance les plus insidieux à haute fréquence. Même les picocides de jitter peuvent convertir une onde sinusale vierge en une représentation numérique bruyante et déformée, limitant le nombre effectif de bits (ENOB) et une plage dynamique sans hésitation (SFDR). Cet article présente un ensemble complet de stratégies éprouvées pour minimiser le jitter d'ouverture, permettant aux ingénieurs d'atteindre le plein potentiel de performance de leurs systèmes ADC à grande vitesse.

Comprendre l'ouverture en profondeur

Pour un CDA idéal, chaque échantillon est prélevé à intervalles précis ts. Dans la pratique, le bruit de synchronisation provoque une variation aléatoire de l'instant de l'échantillon. L'effet sur la tension échantillonnée est le produit de l'amplitude de la ligne et du taux de glissement du signal d'entrée au point d'échantillonnage. Pour une entrée sinusoïdale de fréquence fin avec l'amplitude A, l'erreur de tension maximale due à la ligne est :

Erreur jitter π 2πAfinτjitter

où τjitter est le jitter rms. Cette erreur réduit directement le rapport signal-bruit (SNR), qui peut être approché comme suit:

SNRjitter = –20 log(2πf]inτjitter) dB

Pour une entrée de 100 MHz avec 0,5 ps rms jitter, le SNR est limité à environ 70 dB – bien en dessous du plancher de bruit de quantification d'un CDA de 12 bits. À mesure que les fréquences d'entrée augmentent, le jitter devient la source de bruit dominante.

Sources de l'ouverture

  • Clock Source Phase Bruit:[ L'oscillateur qui génère l'horloge de l'échantillon a un bruit de phase inhérent, qui se traduit directement en jeu de synchronisation à l'instant d'échantillonnage ADC.
  • Clock Distribution Path:[ Les tampons, traces, vias et connecteurs du réseau de distribution d'horloges ajoutent des jitters par la prise de bruit, les erreurs d'impédance et la terminaison non idéale.
  • Bruit d'alimentation: Les fluctuations de tension sur le rail d'alimentation analogique de l'ADC=1 modulent le seuil et le délai du commutateur d'échantillonnage interne, introduisant des jitters.
  • Sous-strate et bruit logique:[ L'activité à partir de cœurs numériques, de pilotes de sortie ou de canaux adjacents peut s'associer dans le circuit d'échantillonnage.
  • Simple et en attente Non-Idéalités du circuit : La bande passante finie et les non-linéarités de l'amplificateur de piste et de maintien peuvent interagir avec des erreurs de timing pour produire des jitters efficaces.

Ces sources sont souvent additives; un budget total de la part du système doit être partagé entre elles. Ensuite, nous détaillons des tactiques spécifiques et réalisables pour réduire chaque contribution.

Stratégie 1: Conception du système d'horloge

Sélectionner un Oscillateur ultra-faible-bruit

Pour les CAA à haute vitesse, utilisez des oscillateurs à cristaux de surface (XO) avec un bruit de phase inférieur à –155 dBc/Hz à 100 kHz offset, ou des oscillateurs à cristaux commandés par four (OCXO) pour des applications critiques en température. Certaines conceptions utilisent des oscillateurs [DRO] ou [SAW]]]][F]]]][F]][F][F][F

Réduire au minimum le bruit de la phase du sentier de l'horloge

Le signal de l'horloge doit être acheminé à l'aide d'une ligne de transmission différente (p. ex., LVDS, LVPECL ou CML) pour réduire l'injection de bruit à mode commun. Gardez les traces d'horloge aussi courtes que possible et utilisez une impédance contrôlée (50 γ mono-end ou 100 γ différentiel). Placez la source d'horloge physiquement près de l'ADC. Évitez d'utiliser des onduleurs ou des portes logiques comme simples tampons; utilisez plutôt des tampons de distribution d'horloge à faible intensité qui ont un rejet d'alimentation élevée (RSAP).

Mettre en œuvre une LPL dédiée au nettoyage des jitters

Lorsque l'horloge du système doit être dérivée d'une référence bruyante (p. ex., d'un plan arrière ou d'un FPGA), l'alimenter par un nettoyeur à jitter[]. Ces appareils utilisent une PLL à bande étroite pour filtrer le bruit de phase haute fréquence et ensuite multiplier l'horloge nettoyée à la vitesse d'échantillonnage souhaitée.

Stratégie 2 : Sélection et architecture du CDA

Choisissez les CAA avec un jitter à faible ouverture

Les CAA modernes à grande vitesse sont conçus avec des topologies avancées de commutateurs d'échantillonnage[ (p. ex., commutateurs à bootstraped, circuits à rail et à cale à base de Thin ou de SiGe) qui minimisent l'incertitude de synchronisation de l'instant d'échantillonnage interne. Par exemple, de nombreux ADCs à base de pipelines [ à partir de la résolution 14-bit à 18-bit à des taux d'échantillonnage supérieurs à 100 MSPS spécifient maintenant rms orifice jitter en dessous de 0,15 ps. Lors de la sélection d'un CAA, examinez la feuille de données .

Tirer parti des architectures intercalées dans le temps avec prudence

Les CAA intercalés dans le temps utilisent plusieurs sous-CAD à des phases d'horloge décalées pour obtenir des taux d'échantillonnage globaux plus élevés. Cependant, les erreurs d'appariement dans le décalage de la phase d'horloge, le gain et le décalage entre les sous-CAD produisent des éperons qui dégradent le SFDR. Si l'on utilise un CAD intercalé, assurez-vous que le fournisseur fournit un calibrage sur puce ou met en place une boucle d'étalonnage numérique de fond.

Vérifier la mesure des jitters ADC dans la feuille de données

Toutes les fiches de données ne séparent pas les dispositifs de déclenchement des autres sources de bruit. Recherchez les mesures effectuées avec une ultra-basse-jitter source d'horloge (p. ex., Crystal CVHD‐950 ou Wenzel 501‐30376) et à la pleine fréquence d'entrée analogique spécifiée. Un repère commun : un 14 bits, 250 MSPS ADC entraîné par une entrée de 700 MHz devrait atteindre un SNR > 68 dB; toute valeur inférieure suggère un jeu excessif.

Stratégie 3 : Mise en page des BPC et intégrité des signaux

Utiliser un plan de terrain dédié et une disposition séparée

Un plan de sol solide et ininterrompu sous l'ADC, oscillateur d'horloge et avant analogique est obligatoire. Découpez le PCB en sections analogiques, numériques et de puissance. Ne pas faire passer les traces numériques dans la région analogique. Placez toutes les voies de signal horloge et analogique sur une seule couche (de préférence en haut ou en bas) pour éviter les vias qui introduisent l'inductance et la capacité parasitaires. Si les vias sont inévitables, utilisez plusieurs vias de sol adjacents à chaque signal pour minimiser l'inductance.

Bouclier le trace de l'horloge

Les traces d'horloge doivent être acheminées comme une paire différente avec des protecteurs au sol des deux côtés (par la voie de la mise à terre tous les λ/10 de la composante de fréquence la plus élevée).

Découplage de l'alimentation électrique

Utilisez une combinaison de condensateurs électrolytiques en vrac (10–100 μF), condensateurs céramiques (0,1 μF, 1 μF, 10 μF) avec une faible résistance de série équivalente (ESR) et un régulateur ferrite ou à faible rejet (LDO) par domaine d'alimentation. Placez les plus petits condensateurs le plus près possible des broches d'alimentation ADC. Pour l'oscillateur d'horloge, un LDO dédié avec haute PSRR (p. ex. ADP150, LP5907) est recommandé.

Courte et assortie des voies de signalisation

Les voies analogiques d'entrée et de signal d'horloge doivent être jumelées à quelques millimètres pour éviter les écheveaux. Des traces plus longues augmentent la sensibilité au bruit et augmentent le jitter induit par la chaleur. Utilisez 50 ↓ microstrip ou stripline[ avec des extrémités correctement terminées. Pour l'horloge, utilisez une résistance de terminaison de série placée à la source pour correspondre à l'impédance caractéristique. Pour l'entrée analogique, considérez un filtre anti-aliasing immédiatement avant l'entrée ADC pour limiter la bande de signal, ce qui réduit la vitesse de glissement à l'instant d'échantillonnage et donc l'impact de jitters.

Stratégie 4 : Conception analogique de la première extrémité

Optimiser l'amplificateur du conducteur

L'amplificateur qui conduit l'ADC doit avoir une bande passante suffisante, un faible bruit et un taux de glissement élevé. Un amplificateur lent peut introduire des erreurs de synchronisation qui imitent les jitters. Choisissez un amplificateur largeband entièrement différentiel (FDA) avec un produit de bande passante gain (GBW) au moins trois fois le taux d'échantillonnage de l'ADC. Assurez-vous que le temps de réglage de sortie de la FDA est bien inférieur à la période d'échantillonnage (p. ex. < 1 ns pour un ADC de 250 MSPS). Placez l'amplificateur du pilote physiquement à côté des broches d'entrée de l'ADC.

Ajouter un filtre anti-aliasing

Un filtre anti-aliasing (AAF) avant l'ADC limite la bande passante du signal d'entrée. Cela est bénéfique pour deux raisons : il réduit la vitesse maximale de déplacement du signal, réduisant ainsi l'erreur de tension causée par un jitter donné; et il empêche le bruit à haute fréquence de s'aliacer dans la bande de base. Utilisez un filtre passif LC[ ou un filtre actif de haut ordre avec une fréquence de coupure d'environ 60 à 70 % de la fréquence Nyquist. La variation de retard du groupe filtre="s devrait être minimale pour éviter de déformer la forme d'onde du signal.

Considérer un amplificateur d'échantillon et d'arrêt (SHA) pour une isolation supplémentaire

Certaines applications utilisent un amplificateur à simple et à simple prise externe avant l'ADC pour fournir un bord d'échantillonnage plus propre. L'ADC est entraîné par la même horloge (ou une horloge dédiée) à faible jitter. Cela peut isoler l'ADC du bruit d'entrée analogique et fournir une ouverture de décantation plus rapide, mais il ajoute des coûts, de la puissance et de la complexité.

Stratégie 5 : Techniques numériques post-traitement

Moyenne sur les conversions multiples

Si le signal est répétitif (par exemple dans un environnement d'essai ou un radar FMCW), la moyenne de plusieurs échantillons réduit le bruit induit par les jitters par la racine carrée du nombre de moyennes. Cela fonctionne mieux lorsque le jitter est vraiment aléatoire.

Filtre numérique pour réduire le bruit hors-bord

Le bruit de jitter étant proportionnel au taux de déplacement des signaux, il s'étend sur le spectre de fréquences. Cependant, pour les signaux à bande étroite, un filtre numérique (par exemple, un filtre à bande passante à haut ordre) peut éliminer le bruit de jitter en dehors du signal d'intérêt, améliorant le SNR en bande.

Péréquation et correction adaptatives

Pour les CDA intercalés dans le temps, les boucles numériques de calibration du timing-skew sont courantes. Certains CDA haut de gamme offrent des modèles intégrés calibrage numérique de fond des erreurs d'ouverture. L'industrie se dirige vers l'apprentissage automatique[] qui prédisent et annulent les effets des jitter en temps réel, bien que cela demeure une technique émergente.

Considérations pratiques et compromis

Coût par rapport au rendement

Dans de nombreux systèmes, un compromis est atteint : utiliser un bon TCXO (oscillateur à cristaux à compensation de température) avec nettoyage intégré de la LLP, qui offre < 0,5 ps rms jitter pour moins de 20 $. Pour le PCB, une planche à 4 couches avec un plan sol solide et un plan de puissance supplémentaire est rentable; éviter les dépenses de stratifiés exotiques à faible perte, sauf si des fréquences millimétriques sont impliquées.

Dissipation de puissance

La distribution des horloges à faible vitesse utilise souvent des tampons CML ou LVPECL à haute vitesse qui dissipent de 100 à 200 mW chacun. Si la puissance est critique (p. ex. instruments portatifs à piles), évaluez si le système peut tolérer un jitter légèrement plus élevé à des vitesses d'horloge inférieures ou utilisez un tampon HCSL à faible puissance.

Effets thermiques

Les changements de température affectent le bruit de phase des oscillateurs d'horloge (en particulier TCXO contre OXO) et les caractéristiques internes de la trajectoire d'échantillonnage ADC. Assurez-vous que la source d'horloge et ADC sont dans un environnement thermiquement stable.

Sujets avancés : Mesure et quantification de l'ouverture

Pour confirmer que vos stratégies de réduction de la jitter sont efficaces, vous avez besoin d'une mesure précise.

  • Histogramme sinusoïdal biostatique Test: Appliquer un sinusoïde propre de fréquence connue et mesurer l'histogramme des codes de sortie. L'histogramme sonore a une forme caractéristique liée à la jitter.
  • Phase Bruit en Jitter Conversion:[ Mesurer le bruit de phase de l'horloge avec un analyseur de source de signal (p. ex., Keysight E5052B) et intégrer sur une bande de fréquences offset (p. ex., 1 kHz à 100 MHz). Multiplier par 2πfdans pour estimer le jitter efficace.
  • Two-Tone IMD Test:[ Appliquer deux tons et mesurer la distorsion de l'intermodulation; le jitter provoque un plancher spécifique qui augmente avec la fréquence.
  • Mesure directe de la jitter:[ Utilisez un oscilloscope à haute vitesse avec une jitter basse (p. ex., bande passante > 40 GHz) pour mesurer le bord de l'horloge ADC et calculer directement sa jitter.

Pour plus de détails, l'IEEE propose un tutoriel sur les tests ADC incluant la caractérisation de jitter.

Conclusion

En choisissant avec soin la source et la distribution de l'horloge, en choisissant un ADC avec un faible jitter spécifié, en concevant une mise en page propre de PCB, en optimisant l'extrémité frontale analogique et en utilisant la correction numérique lorsque cela est possible, les ingénieurs peuvent atteindre les spécifications SNR et ENOB qui approchent les limites théoriques. La clé est de traiter toute la chaîne de signal — de l'oscillateur à la sortie numérique — comme un système sensible au timing unique. Commencez par l'horloge : investissez dans des oscillateurs à bruit faible phase et des tampons à haute performance. Puis validez la conception avec une mesure rigoureuse de jitter. Grâce aux stratégies décrites dans cet article, vous pouvez concevoir avec confiance des systèmes d'acquisition de données qui captent les signaux à haute fréquence avec une fidélité maximale.