Le rôle indispensable des FPGA dans l'acquisition de données de physique à haute énergie

Les collisions de particules au grand collisionneur d'Hadron (LHC) produisent des interactions qui se chevauchent toutes les 25 nanosecondes, tandis que les détecteurs de neutrinos et les observatoires cosmiques doivent regarder dans des signaux rares et faibles enfouis sous des fonds écrasants. Les grilles de grille programmables sur le terrain (FPGA) sont devenues le système nerveux central de l'acquisition de données modernes (DAQ) parce qu'elles seules peuvent combiner un parallélisme massif, une latence déterministe et une reconfiguration sur le terrain à l'intérieur d'une seule matrice de silicium. Elles ne sont pas simplement un autre élément de la chaîne de lecture; elles sont le tissu programmable qui définit comment une expérience peut séparer efficacement un événement fugace de découverte de milliards d'interactions de fond non intéressantes.

Les processeurs et les unités de traitement graphiques à usage général offrent une puissance de calcul immense, mais ne peuvent garantir la latence fixe de sous-microseconde requise pour déclencher le niveau 1 en temps réel. Les circuits intégrés spécifiques à l'application (ASIC) fournissent vitesse et fiabilité mais ne disposent pas de la flexibilité nécessaire pour répondre aux objectifs physiques changeants. Les FPGA comblent cette lacune, fournissant une plate-forme matérielle reprogrammable qui offre la vitesse de la logique personnalisée avec l'adaptabilité des logiciels. Cet article explore les principes architecturaux, les défis de conception et les tendances émergentes qui font des systèmes DAQ basés sur FPGA l'épine dorsale des expériences les plus ambitieuses du monde, des observatoires LHC aux neutrinos souterrains profonds.

Ce qui fait une suite FPGA pour la physique

Un FPGA est un circuit intégré construit autour d'une matrice de blocs logiques configurables, de tranches de traitement de signaux numériques (DSP), de mémoire de blocs à bande haute et de transceivers multi-gigabits. Ces ressources sont interconnectées par un tissu de routage programmable. Les concepteurs utilisent des langages de description matérielle (VHDL, Verilog) ou de synthèse de haut niveau (HLS) de C++ ou Python pour définir des circuits numériques qui exploitent le parallélisme complet du silicium.

Les appareils principaux de AMD (anciennement Xilinx) et Intel (anciennement Altera) intègrent désormais des cœurs de processeurs ARM durcis, des contrôleurs de mémoire avancés (HBM2e, DDR5) et des centaines d'émetteurs série haute vitesse capables de signaler 112 Gbps PAM4. La plateforme d'accélération de calcul Adaptive Xilinx Versal (CAP) fusionne le tissu FPGA avec des processeurs vectoriels et des moteurs AI, tandis que la famille Intels Agilex intègre un système sur puce ARM Cortex-A53 quad-core. Pour les expériences de physique, des appareils tels que Kintex Ultrascale+ et Stratix 10 sont couramment déployés dans des caisses de lecture arrière, tandis que les variantes de rayonnement telles que la Microchip RTG4 ou RT PolarFire gèrent directement le traitement front-end sur le détecteur. Cette profondeur d'intégration permet un FPGA unique pour remplacer les solutions multi-boards traditionnelles, réduire la puissance, l'espace et les points d'échec

Parallélisme et latence déterministe

Dans un système de déclenchement de niveau 1, la décision de conserver ou de rejeter un événement doit être prise dans une fenêtre de temps fixe, souvent inférieure à une microseconde au LHC. Un système de portes logiques et de tongs de niveau 1 fonctionnent de manière complètement synchrone, ce qui signifie que le pire des scénarios est connu exactement au moment de la conception. Ce déterminisme est impossible à garantir avec les processeurs ou les GPU en raison de pannes de cache, de l'arbitrage de mémoire et des interruptions du système d'exploitation.

L'architecture d'un pipeline DAQ basé sur le FPGA

Une chaîne typique de DAQ HEP déplace les données du capteur analogique vers le stockage permanent à travers une série d'étapes bien définies. Les FPGA peuplent presque chaque couche, exécutant des fonctions spécialisées qui correspondent aux exigences de bande passante et de latence de chaque étape. Comprendre ce pipeline révèle comment les FPGA permettent la performance globale du système qui demande.

La numérisation analogique de l'avant et rapide

Les signaux de détection, c'est-à-dire les impulsions de charge à partir de bandes de silicium, les pics de tension à partir de tubes photomultiplieurs ou les courants d'ionisation à partir de calorimètres, sont d'abord amplifiés et façonnés par des ASI analogiques personnalisés. Les signaux conditionnés entrent ensuite dans les convertisseurs analogiques à numérique à grande vitesse (ADC) fonctionnant à des centaines de mégahertz. L'interface FPGA avec ces ADC utilise des protocoles tels que les bus JEDEC JESD204B ou les bus LVDS parallèles. Une fois à l'intérieur du tissu FPGA, les algorithmes de traitement des signaux numériques effectuent une correction de base, un filtrage par réponse aux impulsions finie et une analyse de la forme des impulsions.

Niveau 1 Déclenchement et prise de décisions en temps réel

Le système de déclenchement est l'application en temps réel la plus exigeante des FPGA dans le HEP. Au LHC, les expériences ATLAS et CMS utilisent une approche de déclenchement à deux niveaux. Le déclencheur de niveau 1 (L1), construit à partir des FPGA et des ASIC, doit réduire le taux de croisement de 40 MHz à environ 100 kHz dans un budget de latence de quelques microsecondes. Les algorithmes L1 évaluent les données des calorimètres, des chambres de muon et des traqueurs pour identifier des signatures telles que des jets à haute vitesse, des leptons isolés ou une énergie transversale manquante importante. Les FPGA mettent en œuvre ces algorithmes en utilisant des arbres d'ajout de pipelines, des tables de recherche et une logique parallèle de couplage des motifs.

Concentration des données, tamponnage et transmission de liens

Une fois que le déclencheur L1 accepte un événement, le FPGA assemble des fragments de données provenant de canaux frontaux multiples, ajoute des en-têtes de chronométrage et des codes de correction d'erreurs, et tamponne l'événement assemblé en mémoire DDR externe. Les données tamponnées sont ensuite sérialisées et transmises par des liaisons optiques à grande vitesse vers la ferme centrale de la DAQ. Le protocole Lapin blanc, développé au CERN, permet une synchronisation sous-nanoseconde à travers des liaisons à échelle kilométrique tout en fournissant une couche de transport de données transparente.

Confronter les défis de la DAQ frontalière

La conception de systèmes DAQ basés sur FPGA pour les environnements HEP oblige les ingénieurs à résoudre un ensemble unique de problèmes interconnectés. Chaque contrainte – bande passante, rayonnement, puissance et fiabilité – exige des compromis architecturaux prudents.

Gestion de la largeur de bande et du débit

Le débit de données brutes d'un détecteur de pixel moderne peut dépasser 100 térabits par seconde. Aucun FPGA ne peut ingérer ce torrent. La solution réside dans la parallélisation massive et la réduction précoce des données. Les FPGA appliquent une sélection de zéro suppression, groupement et région d'intérêt directement sur le front du détecteur, obtenant des facteurs de réduction de 10 000 à 100 000. Pour des sous-systèmes extrêmement élevés, les préprocesseurs ASIC effectuent une extraction grossière des caractéristiques avant de transmettre des données compactes à la FPGA. À l'intérieur de l'appareil, de larges bus internes de 512 bits ou plus, combinés à des transceivers multigigabit fonctionnant en parallèle, permettent aux données de se déplacer entre les régions logiques sans créer de congestion.

Erreurs de rayonnement mou

Les appareils électroniques exposés aux flux de particules à l'intérieur des cavernes de collision ou des engins spatiaux rencontrent des niveaux élevés de rayonnement ionisant. Les particules énergétiques peuvent causer des perturbations à un seul événement (EVP) qui retournent des bits dans la mémoire de configuration de FPGA, modifient les fonctions logiques ou le routage. Pour les fonctions critiques en matière de sécurité, la redondance triple modulaire (TMR) est obligatoire : trois copies logiques identiques alimentent un électorat majoritaire qui masque toute défaillance unique. Certains appareils, comme le Microchip RT PolarFire, utilisent des cellules de configuration à base flash qui sont intrinsèquement immunisées contre les EVP, éliminant la nécessité de frotter.

Contraintes d'énergie, thermiques et spatiales

L'optimisation de la puissance commence au niveau de l'algorithme : réduire la largeur des bits, minimiser la logique inutile de basculer dans les blocs d'horloge et utiliser efficacement les blocs DSP. L'échelle dynamique de tension et de fréquence peut diminuer la puissance pendant les opérations à faible luminosité. Au niveau de la carte, les systèmes de refroidissement liquide qui circulent dans les plaques froides montées directement sur les paquets FPGA deviennent standard dans de grandes expériences. L'empreinte physique est une autre contrainte. Dans les détecteurs cryogéniques comme DUNE, qui fonctionnent à l'intérieur des déwars de l'argon liquide, l'espace est extrêmement limité. Les ingénieurs choisissent les FPGA qui intègrent suffisamment de logique et les E/S dans le plus petit paquet disponible, souvent en choisissant les paquets BGA à puces à puces à emplacements aussi fins que 1,0 mm. L'intégration de fonctions multiples dans un seul FPGA permet d'économiser le volume critique et de réduire le nombre d'interconnexions qui pourraient échouer ou introduire du bruit.

Vérification et collaboration du firmware

La vérification repose sur la méthodologie de vérification universelle (UVM), les essais aléatoires limités et l'émulation du matériel dans la boucle qui simule la chaîne complète de lecture du détecteur. Les pipelines d'intégration continue simulent et synthétisent automatiquement le firmware après chaque commit, en captant les régressions tôt. La communauté HEP s'est normalisée sur les cœurs IP partagés maintenus par le CERN Open Hardware Repository (OHWR)[, réduisant ainsi les efforts dupliqués. Les cœurs réutilisables pour les liaisons GGT, le timing White Rabbit et les transferts PCIe DMA permettent des gains d'efficacité à l'échelle de la collaboration.

Études de cas : Les FPGA dans le spectre de la physique

Expériences de collisions avec des LHC et améliorations des HL-LHC

Les nouveaux systèmes de lecture des trackers d'ATLAS utilisent des cartes FELIX contenant des FPGA à haute densité qui servent d'interface de liaison unifiée entre les ASIC front-end et les réseaux de serveurs de marchandises. CMS déploie la carte Serenity, une lame AdvancedTCA qui emballe plusieurs FPGA Intel Agilex ou Xilinx Ultrascale+ pour traiter les primitives L1 et lire l'ensemble du détecteur. Ces systèmes doivent maintenir dix fois les débits de données actuels tout en maintenant la la latence fixée. Les FPGA gèrent l'alignement des canaux, la vérification des erreurs et (pour le chemin L1) le regroupement en temps réel et l'estimation de l'énergie. L'utilisation de facteurs de forme normalisés ATCA et MicroTCA permet des mises à niveau progressives sur toute la durée de vie de l'expérience, prouvant que les architectures centrées sur FPGA peuvent s'adapter de façon cohérente avec l'augmentation de la luminosité.

Détecteurs de neutrinos et de matières noires

L'électronique de lecture, logée dans des cryostats à 77 K, fait appel aux FPGA qui tolèrent les rayonnements pour numériser et comprimer les signaux des fils d'anode et des détecteurs de photons. Le firmware FPGA exécute des tests de détection de frappe et calcule la charge et le temps pour chaque signal, compresse les données par un facteur de 100 avant la transmission de la fibre à la surface DAQ. Dans les détecteurs xénon biphasés comme LZ et XENONnT, les modules de numérisation FPGA échantillonnent chaque canal photomultiplicateur à 250-500 MHz. Les algorithmes de détection d'impulsions en temps réel extraient les signaux S1 rapides et les signaux S2 dérivés, calculent les paramètres de base, les zones et les temps d'élévation directement dans le matériel.

Observatoires des astroparticules

L'Observatoire Pierre Auger, qui étudie les rayons cosmiques ultra-hauts énergies, utilise des stations de détection de surface équipées d'électroniques FPGA pour traiter les signaux de réservoir d'eau-Cherenkov. L'Observatoire FPGA utilise des algorithmes de déclenchement de station et produit des horodatages disciplinés par GPS pour la reconstruction hors ligne. L'array de télescope Cherenkov (CTA) comptera sur les serveurs de caméras FPGA pour numériser et traiter les signaux de milliers de pixels photomultiplieurs à des vitesses multi-gigahertz, effectuer le nettoyage en temps réel des images et la génération de déclenchement.

L'avenir de l'intelligence : apprendre automatiquement sur les FPGA

L'un des développements les plus transformatifs de la DAQ HEP est le déploiement de réseaux neuronaux directement sur le tissu FPGA pour le déclenchement en temps réel. Le paquet hls4ml open-source, développé par une collaboration entre le CERN et Xilinx, traduit des modèles formés de Keras, PyTorch ou TensorFlow en code HLS qui peuvent être synthétisés pour les FPGA. Parce que les FPGA peuvent accueillir des milliers d'unités à accumulation multiple fonctionnant en parallèle, ils peuvent exécuter une inférence à pleine vitesse de croisement de 40 MHz avec latence inférieure à 1 microseconde. Cela permet une nouvelle classe de « déclencheurs intelligents » qui peut identifier des sommets déplacés, des topologies boostées ou de rares signatures anormales que les déclencheurs conventionnels basés sur les coupures manquent.

Conclusion : La toile programmable de la découverte

Les systèmes d'acquisition de données basés sur FPGA ont évolué de la simple logique de colle à des nœuds de calcul sophistiqués et définis par logiciel qui définissent l'enveloppe de performance de l'instrumentation physique moderne. Leur combinaison unique de parallélisme massif, de chronométrage déterministe et de reconfiguration matérielle les rend indispensables au déclenchement, au filtrage et à la lecture d'expériences contemporaines. À mesure que les taux de granularité et d'interaction des détecteurs continuent d'augmenter, les FPGA absorberont une part encore plus grande de la chaîne d'intelligence – accélérée par l'apprentissage automatique embarqué, l'emballage durci par rayonnement et un écosystème collaboratif à source ouverte qui s'étend sur toute la communauté expérimentale.