Le rythme inlassable de l'innovation en électronique grand public est défini par un objectif singulier et stimulant : offrir plus de performances, de fonctionnalités et de durée de vie des batteries dans une enveloppe physiquement rétrécie. Alors que l'échelle traditionnelle des transistors, longtemps prédite par la loi de Moore, fait face à des obstacles économiques et physiques, une nouvelle vague de techniques dans la miniaturisation électronique des composants prend une place centrale. Ces méthodes se concentrent sur l'intégration plus intelligente, l'emballage avancé et les matériaux nouveaux plutôt que sur la réduction des transistors individuels.

Pour comprendre l'urgence de ces innovations, il est utile de se pencher sur l'orientation changeante de l'industrie.Depuis des décennies, la principale voie de la miniaturisation était d'étendre le transistor. Cette voie est maintenant beaucoup plus lente et plus coûteuse. Par conséquent, l'industrie a pivoté vers emballage avancé et l'intégration hétérogène. Selon les analystes du marché, le marché de l'emballage avancé devrait croître considérablement car il prend le rôle de l'échelle de niveau système. L'analyse du groupe Yole sur l'emballage avancé  souligne comment ce changement crée de nouvelles possibilités pour les architectes d'appareils.

Forces de conduite derrière la miniaturisation des composants

La demande de petits appareils plus légers n'est pas seulement une question d'esthétique. Elle est motivée par des attentes spécifiques et mesurables des utilisateurs et des contraintes d'ingénierie.

  • Portabilité et ergonomie:[ Les portables comme les montres intelligentes et les vrais écouteurs sans fil ont une tolérance pratiquement nulle pour le vrac. Chaque millimètre d'épaisseur enregistré se traduit directement par une amélioration du confort et de la liberté de conception de l'utilisateur.
  • L'optimisation de la vie de batterie:[ Dans un appareil aux dimensions fixes, la réduction du volume occupé par les composants logiques, mémoires et passifs permet une batterie plus grande.
  • Environnements d'accueil: Les capteurs IoT industriels, les implants médicaux et les appareils de sport d'aventure doivent être robustes. Les appareils plus petits sont souvent plus faciles à sceller, à renforcer et à durcir contre les chocs, l'humidité et les températures extrêmes.
  • Coût par fonction: Au niveau du système, l'intégration de matrices spécialisées (logique, mémoire, analogique, RF) dans un seul paquet peut être plus rentable que la fabrication d'un système monolithique unique, massif et sur puce (SoC).

Système en emballage (SiP) et intégration hétérogénique

Contrairement à un système sur circuit (SoC), qui intègre toutes les fonctions sur une seule matrice de silicium, un SiP combine plusieurs matrices – souvent fabriquées sur différents nœuds de processus – dans un seul module, ce qui permet aux ingénieurs de sélectionner la meilleure technologie pour chaque fonction. Par exemple, un processeur numérique peut être construit sur un nœud 3nm de pointe, tandis que le CI de gestion de puissance analogique utilise un nœud 28nm plus mature et à faible débit.

Cette approche est généralement appelée intégration hétérogenée, et elle est une pierre angulaire des dispositifs phares actuels. Elle permet la combinaison de logique, de mémoire, de capteurs MEMS et de composants passifs comme des résistances et des condensateurs dans une empreinte qui n'est souvent pas plus grande qu'un seul paquet de puces conventionnelles.

Emballage à l'extérieur de l'éventail de Wafer (FOWLP)

Dans l'emballage traditionnel, la puce est coupée de la plaquette, montée sur un substrat et fixée au fil. Dans la plaquette FOWLP, les matrices sont intégrées dans un composé de moulage sur une plaquette porteuse temporaire. Les interconnexions de cuivre sont ensuite construites directement sur les matrices et le moule, en aspirant pour créer un tableau dense de contacts. Cela élimine la nécessité d'un substrat stratifié séparé, ce qui permet d'obtenir un plus mince et un plus petit paquet avec des performances thermiques et électriques supérieures.

FOWLP a joué un rôle déterminant dans la conception de smartphones modernes. Il permet l'intégration des processeurs de gestion de puissance IC, des émetteurs-récepteurs RF et des processeurs de bande de base dans une fraction de l'espace requis par les anciennes techniques de package sur package (PoP).

Emballage sous forme de matrice intégrée

L'intégration plus poussée des composants actifs dans le circuit imprimé (PCB) ou dans un substrat organique, l'emballage intégré place les composants actifs directement dans le circuit imprimé (PCB) ou dans un substrat organique. Cette technique enterre le plus fin possible les matrices dans les couches du circuit, libérant la surface pour d'autres composants. Elle réduit la hauteur totale de z-hauteur de l'ensemble et peut améliorer l'intégrité du signal en raccourcissant la distance physique entre le circuit et les autres composants du circuit.

Intégration 3D et Vias de Silicon (TSV)

Si SiP s'intègre horizontalement, 3D intégration construit verticalement. La technologie de base permettant cette empilement vertical est la Via de TGV. Un TSV est une connexion électrique verticale qui passe complètement à travers une plaque de silicium ou une matrice. En empilant la mémoire ou la logique meurt l'un sur l'autre et en les reliant aux TSV, les ingénieurs peuvent atteindre des densités de composants bien au-delà de ce qui est possible avec les configurations 2D. Les longueurs d'interconnexion sont considérablement réduites, ce qui entraîne une latence plus faible et une consommation réduite de puissance.

Gestion thermique dans les structures 3D

Le plus grand défi auquel fait face l'intégration 3D est la chaleur. L'étirage de la logique haute performance se meurt l'un sur l'autre, créant des points chauds thermiques intenses. Si la chaleur n'est pas efficacement conduite, la performance se dégrade et la fiabilité souffre. Les ingénieurs s'attaquent à cela avec plusieurs stratégies :

  • [TSV thermiques :[ Les TSV non utilisés ou dédiés remplis de cuivre sont placés stratégiquement pour agir comme conduits thermiques vers un puits de chaleur.
  • ]Microfluidic Cooling: Les microcanaux embarqués sont gravés dans l'arrière de la matrice de silicium.Le refroidissement est pompé par ces canaux pour extraire la chaleur directement de la source.Cette technique, tout en émergence, offre une capacité de refroidissement extrêmement élevée.

  • Mémoire à bande haute (HBM) et NAND 3D

    L'application commerciale la plus réussie de la technologie TSV est en mémoire. La mémoire haute bande (HBM) empile plusieurs matrices DRAM verticalement, connectées par des milliers de TSV. Cela fournit une énorme bande passante de mémoire dans une petite empreinte. HBM est un composant standard dans les cartes graphiques haut de gamme et les accélérateurs d'IA, et ses principes sont en cours d'adaptation pour les appareils mobiles.

    De même, la mémoire flash 3D NAND empile les cellules verticalement en dizaines ou centaines de couches. Cette technologie a permis aux lecteurs à l'état solide d'atteindre des téraoctets de capacité dans un facteur de forme 2,5 pouces ou M2. Bien que la 3D NAND utilise une architecture verticale différente de l'empilage basé sur TSV, c'est un exemple de la façon dont la troisième dimension est exploitée pour la densité.

    Lithographie et dessin avancés

    Pour maintenir la taille des caractéristiques de rétrécissement, l'industrie des semi-conducteurs a adopté Lithographie ultraviolet (EUV)[. EUV utilise la lumière avec une longueur d'onde de 13,5 nanomètres, qui est de plus de l'ordre de grandeur plus courte que le 193nm utilisé dans la lithographie ultraviolet (DUV) traditionnelle.

    EUV permet de modéliser avec précision des caractéristiques extrêmement petites avec moins d'étapes, améliorant à la fois la résolution et le rendement. Comme l'explique le développeur principal de la technologie, Les principes de lithographie EUV de l'ASML, cette technique est essentielle pour la fabrication des plus petits nœuds logiques et mémoires.

    Auto-assemblage dirigé (DSA) et multi-patterning

    Pour les applications où l'EUV est trop cher ou indisponible, des techniques multi-patterning (comme LELE: Litho-Etch-Litho-Etch) sont utilisées pour pousser les outils DUV au-delà de leurs limites inhérentes. Une autre technique prometteuse est Auto-assemblage direct (DSA). DSA utilise des copolymères de blocs qui se forment naturellement dans des motifs spécifiques (comme des lignes ou des trous) lorsqu'ils sont déposés sur une surface. En dirigeant cet auto-assemblage avec un modèle de guidage défini par lithographie, des caractéristiques extrêmement uniformes et fines peuvent être créées à un coût inférieur à celui de la lithographie traditionnelle.

    Nouveaux matériaux permettant de petits appareils

    À mesure que les dimensions se rétrécissent à l'échelle atomique, les matériaux eux-mêmes deviennent la composante fonctionnelle principale. Trouver des remplacements pour le silicium traditionnel et le dioxyde de silicium est essentiel pour maintenir les performances et réduire les fuites de puissance.

    Matériaux à deux dimensions (2D)

    Les matériaux comme le graphène et les métaux de transition dichalcogénides (TMD) comme le disulfure de molybdène (MoS2) sont largement étudiés. Ces matériaux ne sont qu'un ou quelques atomes d'épaisseur. Graphène offre une mobilité électronique incroyable, mais manque d'un bandgap, ce qui rend difficile l'arrêt d'un transistor de graphène. MoS2, d'autre part, a un bandgap naturel et est en cours d'étude pour les transistors ultra-faible puissance et l'électronique flexible.

    Diélectriques à haute k et portes métalliques

    Dans des nœuds technologiques extrêmement petits, l'isolant traditionnel de la barrière de dioxyde de silicium devient si mince qu'il fuit le courant. La solution a été d'introduire des diélectriques de haute k (comme le dioxyde de hafnium) qui sont physiquement plus épais mais se comportent électriquement comme une couche très mince de SiO2, arrêtant efficacement les fuites de barrière.

    Fabrication additive en électronique

    La pression pour l'électronique conforme et flexible a conduit à l'adoption de techniques de fabrication additive (3D printing) qui permettent d'imprimer des circuits directement sur des surfaces courbes, des textiles ou des substrats plastiques flexibles.

    Impression jet d'aérosol et écriture directe d'encre

    Des technologies comme l'impression par jet d'aérosol utilisent un gaz porteur pour pulvériser une fine brume d'encre conductrice (souvent contenant des nanoparticules d'argent ou du cuivre) sur un substrat. Cette brume peut être focalisée pour créer des caractéristiques aussi petites que 10 micromètres sans nécessiter de masque physique ou de pochoir. Elle permet l'impression de circuits de résolution fine sur des surfaces 3D, permettant l'intégration d'antennes, de capteurs et même de transistors à film mince dans la structure physique d'un appareil.

    L'écriture directe d'encre (DIW) est une technique similaire qui extrude un «ink» visqueux à travers une buse fine. Elle est utilisée pour imprimer des interconnections, des résistances, et même des couches diélectriques. Ces procédés additifs sont très efficaces, produisant très peu de déchets par rapport à l'estampage soustractive, et ils sont essentiels pour le prototypage et la production de faibles volumes d'appareils spécialisés.

    Défis de la gestion thermique et de l'énergie

    La miniaturisation crée un problème thermodynamique inéluctable. À mesure que les composants se rapprochent, la densité de puissance augmente et la surface disponible pour la dissipation de chaleur se rétrécit. La gestion de cette chaleur n'est plus une réflexion après-vente; c'est une contrainte de conception primaire qui influence l'architecture, les matériaux et les choix d'emballage dès le départ.

    Refroidissement microfluidique embarqué

    Pour les applications les plus exigeantes, comme les processeurs de datacenter et les graphiques haut de gamme, les chercheurs installent des canaux microfluidiques directement dans le silicium ou le substrat de paquet. En pompant un liquide de refroidissement diélectrique à travers ces canaux, la chaleur peut être enlevée avec beaucoup plus d'efficacité que la conduction solide seule. Cette technique se déplace du laboratoire vers des produits commerciaux et est attendue comme un catalyseur clé pour la prochaine génération de IC à haute puissance avec piles 3D.

    Matériaux améliorés d'interface thermique (IMT)

    Les MIT avancés remplacent ces derniers par des matériaux qui ont une conductivité thermique beaucoup plus élevée. ]Métaux liquidesLes MIT, alliages à base de gallium, offrent des performances thermiques exceptionnelles mais sont difficiles à appliquer et présentent des risques de court-circuit. Les feuilles de graphite synthétique[ et les composites à base de diamants sont également utilisés pour répandre la chaleur latéralement sur un châssis de dispositif, empêchant ainsi les points chauds localisés.

    Incidences sur les appareils de consommation de prochaine génération

    La convergence de ces techniques de miniaturisation permet une classe de dispositifs qui étaient la science-fiction il y a à peine une décennie.

    Portables et dispositifs médicaux implantables

    Un module SiP complet contenant une radio Bluetooth, un microcontrôleur et une gestion de l'alimentation peut s'intégrer dans un boîtier de la taille d'une pièce. Cela permet aux dispositifs médicaux d'être discrets, confortables et durables. La prochaine frontière est les interfaces neurales, qui nécessitent une miniaturisation extrême et une faible puissance pour être implantés en toute sécurité dans le corps humain.

    La réalité augmentée (AR) et la réalité virtuelle (VR)

    Les lunettes AR doivent intégrer la puissance de calcul d'un smartphone haut de gamme dans un facteur de forme qui ressemble à des lunettes ordinaires. Ceci n'est possible que grâce à l'utilisation agressive de l'empilage SiP et 3D. Le processeur, la mémoire, le Wi-Fi, Bluetooth, le moyeu de fusion de capteur et le pilote d'affichage doivent tous être intégrés dans un module ultra-mince et de faible puissance qui se trouve à l'intérieur du bras tempétuel des lunettes. L'intégration hétérogenétique est la seule voie viable pour atteindre cet équilibre de performance et de style.

    Perspectives d'avenir et défis persistants

    L'avenir de la miniaturisation des composants réside dans co-design, où l'architecte de puces, le concepteur de paquets et l'ingénieur système travaillent ensemble depuis le premier jour. L'ancien modèle de conception d'une matrice et de la remise à une équipe d'emballage est obsolète.

    Les outils de conception (EDA) pour les IC 3D sont encore en maturation, ce qui rend difficile la simulation des interactions thermiques et électriques d'un système empilé. La fiabilité est une préoccupation permanente; les coefficients d'expansion thermique très différents entre le silicium, le cuivre et les substrats organiques peuvent causer des contraintes mécaniques et des défaillances sur de nombreux cycles thermiques.

    Malgré ces obstacles, la trajectoire est claire. L'ère de la mise à l'échelle des transistors cède la place à une ère d'intégration intelligente et multidimensionnelle. En maîtrisant SiP, TSV, empilage 3D, lithographie avancée et matériaux nouveaux, l'industrie électronique poursuit la marche vers des appareils plus petits, plus rapides et plus capables, en remodelant le paysage technologique des consommateurs dans le processus.