מדוע אי-ציות גורמות לחיקוי במערכות Precision Analog

כל חיישן, מגבר או מקור אות יש תנופה פנימית.כאשר אתה מחבר את המקור הזה למגבר, כמה זרמים נוכחיים לתוך מסופי הקלט של המגבר.אם ההפחתה של המגבר אינה גבוהה משמעותית מהמקור של מטבוליזם של ה- pH הנוכחי, אפילו חלקיק מתח מייצר אותות, מעצימה את האות לפני כל עיבוד מתרחש.

מגברי קלט גבוהים מתייחסים לזה על ידי הצגת כמעט מעגל פתוח למקור.למעשה, המגבר שואב רק פיקומפים או דגימת הטיה הנוכחי, כך המקור רואה עומס רשלני. שתי טכנולוגיות מוליכים למחצה שולטות במרחב הזה: הדגמות עם שלבים קלט JFET ואלה שנבנו עם CMOSIST להשיג עמידות גבוהה מאוד, אבל הן דורשות ביצועים ברורים, כלומר, כלומר, כלומר, כל אחד, עם עלויות סטנדרטיות, עם גישה נכונה של חומר ספציפי.

JFET Operational Amplifiers: אדריכלות וביצועים

JFET-input Op-amps להשתמש זוג תואמים של P-channel (או לפעמים N-channel) transistors שדה-אפקט כמו זוג קלט שונה.צומת השער הוא הפוך, ויצר אזור depletion השולט זרם הנוכחי. כי השער מבודד על ידי דיודות לאחור, הטיית קלט DC נקבע על ידי דליפה על ידי צומת כי רוב ה-JFo דורש לעתים קרובות יותר מטווח הנוכחי של מוליכים לתוך קיבולת הנוכחית של קיבולת.

Noise and Bandwidth Characteristics

(ג) ג'ף טרנזיסיסטורים מציגים רעש נמוך יותר (1/f) בהשוואה ל-MoaFET של גיאומטריה דומה, מה שהופך את JFET-input Op-input mps לבחירה חזקה עבור אודיו, Sonar ומערכות מדידה נמוכות של מתח ספקטרום רעש מתחת ל 10 הרץ הוא קריטי, אך לעתים קרובות יותר מאשר את עלויות ה-FLT:0OPA627FLT או FLT2:

התנהגות טמפרטורה ו-Bas הנוכחיים

אחד לעתים קרובות בולט היבט של JFET phos הוא העלייה האקספוננציאלית בדלפת שער הנוכחית עם טמפרטורה. חלק שצוין ב 5 pA ב 25 ° C עשוי לעלות ל -200 pA או יותר ב 70 מעלות צלזיוס. נתיב דליפה זה מזרקת שגיאות מפות כי שינוי עם טמפרטורה.בסביבות יציבות תרמית, JFET-amps נשאר צפוי, אבל עבור רחבת רחבת טמפרטורות קבועות (C) כדי להפחית את הפחתת הטמפרטורה הנוכחית.

JFET Op-Amps ו- Use Cases

(הופנה מהדף TL071 ו-TL081 נותרו בשימוש נרחב מכיוון שהם מציעים ביצועים מקובלים בעלות נמוכה.10.Hz:0TL071FLT:1 מספק תנוחה טיפוסית של 10FLT:212FLT 3, כולל חיישנים של קיבולת רוחב פס של 65A למשימות תובעניות יותר, LT4A21:

CMOS Operational Amplifiers: The Sub-Picoamp Frontier

CMOS אגדות משתמשות טרנסיסטורים קלט MOSFET עם שערים מבודדים לחלוטין.כאן התוצאות הנוכחיות של דליפת שער חמצני ו- ESD הגנה דילול, אשר ניתן להנדסה עד לרמת העוברים.כאן התוצאות הנוכחיות של CMOS חלק קצה לא שווה ביישומים כי לא להפריע למקור בכלל - לחשוב על מטען זעיר מקצב זעיר או חטיפה גבוהה יותר של מצופה לעתים קרובות עם קיבולת גבוהה של מצופה קיבולת גבוהה של קיבולת גבוהה של .

Zero-Drift ו- Chopper Architectures

טכנולוגיית CMOS מאפשרת אפס אוטומטי זול ו עיצובים מקוטבים (מתקני CMOS) כמו CMFLT:0OPA333FLT:1 או FLT:2ADA4528-1FLT:3 לספק סוללות microvoltspeccal-level כוללים סחף קצר-אפס על פני טמפרטורה, כל תוך שמירה על זרם קלט של כמה מאות אפילפטימיות על ידי תיקון זמן קצר, אך ורקד של טכניקות רית זו אינה יכולה להשיג דיוק גבוה יותר מאשר לחץ על ידי חיתוך ידני, אך ורקד, ללא לחץ על ידי זמן קצר מאוד, אך ורקד, לחץ על ידי חיתוך טמפרטורה גבוהה של שעון מודרני, מבלי להזיזודות, 000 רחב של ציוד ניקוי ידני, ללא לחץ על ידי חיתוך, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000 יעיל, 000, 000, 000, 000, 000, 000, 000 יעיל, 000, 000 יעיל מאוד, 000 יעיל מאוד, 000, 000, 000, 000 יעיל, 000 רחב יותר מדי, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000 יעיל מאוד, 000 יעיל,

Bandwidth ו- Slew Rate Trade-offs

היסטורית, CMOS Op-amps המסומנים רוחב פס וקצב הזחל בהשוואה ל- JFET או דו קוטבי מקביליהם.תהליכים מודרניים תת-מיקרו-הרץ סגרו את הפער הזה באופן משמעותי.חלקים כמו FLT:0OPA43FLT 1 מציעים 5.5 M-FLT נמוך יותר, אך ה-FLT:2LMC1LT3, עדיין מציינים דרישות חד-אופטיות טיפוסיות של חדר אחד-המטים, אך הן בדרך כלל, אך הן פחות CM-גבוהות, אך הן בדרך כלל, אך הן מ-הטווח, אך הן פחות גבוה יותר, אך הן מ-הטווח, אך הן מ-ה, אך הן מ-הטווח, אך הן מ-ה יותר, אך הן פחות גבוה יותר, אך הן מ-25, לעומת זאת, לעומת זאת, לעומת זאת, לעומת זאת, לעומת זאת, לעומת זאת, לעומת זאת, לעומת זאת, באופן קבוע, באופן קבוע, באופן קבוע, באופן קבוע, באופן קבוע, לעומת זאת, באופן קבוע, לעומת זאת, באופן קבוע, לעומת זאת, לעומת זאת, באופן קבוע, לעומת זאת, כך, כך, כך, כך, כך, לעומת זאת, כך, כך, כך, כך הן יכולות להגיע לטמפרטורה

אספקה ועוצמה Constraints

CMOS mps הם טבעיים מתאימים לנמוך, יחיד-הכי הפעלה. Rail-to-rail קלט ופלט שלבי תפוקה נפוצים, למקסם טווח דינמי מ 1.8 V או 3.3 V אספקה. זה הופך אותם לבחירה לבחירה עבור חיישנים ניידים, סוללות מופעלת על ידי חיישנים. JFET phos לעתים קרובות דורש חדר ראש גבוה יותר ועשוי לא לכלול יכולת קלט-רכבת-torail, להגביל את השימוש שלהם עמוק CM-קדים תאים.

JFET לעומת CMOS: A Side-by-Side Look

שתי הטכנולוגיות מספקות תנופה גבוהה, אך ההחלטה ביניהן נוגעת באופן בלתי נמנע בפרמטרים נוספים.השולחן מתחתיו מציג השוואה מעשית המבוססת על חלקים מסחריים טיפוסיים.

  • (ב) [15] ,9 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (FLT:0)Bias הנוכחי משתנה עם טמפרטורה: ⁇ 1 (JFET: Doubles בערך כל 10 מעלות צלזיוס; CMOS: הרבה פחות רגישות לטמפרטורה נשלטת על ידי דליפת דיאודאזאז' ESD.
  • (FLT:0)Voltage Noise (1 kHz): irFLT:1 JFET: 3 nV / ⁇ Hz ל 15 nV / ⁇ Hz; CMOS: 7 nV / ⁇ Hz ל 30 nV / ⁇ , לעתים קרובות גבוה יותר.
  • (ב) ,0) פתח וולטאג' דריפ: CMOS: 1 JFET: 1 μV / ° C עד 10 μV / ° C (trated); CMOS: יכול להיות <0.05 μV / ° C עם ייצוב חיתוך.
  • (FLT:0)Unity-Gain Bandwidth:cioFLT:1; עד מאות MHz בעלות גבוהה; CMOS: בדרך כלל נמוך יותר אבל תחרותי ב 5-20 MHz.
  • (ב) ⁇ :0) , CMOS: 3 pF עד 20 pF (הגדול, לעתים קרובות בעייתי עבור מעגלים גבוהים).
  • (ב) .0) , CMOS הנוכחי הנוכחי לערוץ: 1FLT: JFET: 200 μA למספר mA; CMOS: יכול להיות נמוך כמו 10 μA, עם ביצועים מצוינים ב 50 μA.
  • (FLT:0)Cost ב-Precision Class: (JFeloph:1) JFET: מתון לגבוה עבור מודלים נמוכים, נמוך- offset; CMOS: עלות נמוכה לדיוק אפס אוטומטי, אם כי מודלים של הטיה אולטרה-נמוכה עשויים לשאת פרמיה.

בקיצור, אם הדרישה הקריטית היא:0 רעש נמוך מעל רוחב פס רחב יותר של רוחב פס רחב 1 והתקציב יכול להכיל חלק פרמיה, JFET O-amps הם לעתים קרובות הבחירה הראשונה.אם FLT:2near-zero הטיית הטיה הנוכחית, מיקרו וולט מלמטה, ומבצע יחיד-בדרך כלל יחיד-זמנית של LT הם סדרי עדיפויות - במיוחד על פני טמפרטורות משתנות - טמפרטורות ממושכות יותר.

דרישות סודיות גבוהה

היתרונות התיאורטיים של מגברי השפעה גבוהה רק משנה כאשר המקור הוא גבוה, רמת האות היא זעירה, או שניהם. להלן הם חמישה אזורי יישום עיקריים הממחישים את הפקעות הסחר בעולם האמיתי.

צילום: Ion Chamber Amplifiers

(הופנה מהדף photovoltaic Mode (הטיה אפסית) לייצר זרמים ברמת ננואמפ בתגובה לאור. a transimpimpedance amplifier that המרת זרם זה למתח חייב להציג כמעט אפס תנודות תוך דליפת זרם כלשהו מהדפוס (Dp) גם כן, כלומר, חלקי ה-CMOS גדולים יותר כמו FLT:0LMC662FLT מפגינים את ההטיה הנמוכה הדרושה כדי למנוע את ה-FD2D הנוכחי, אך ורק כדי למנוע את האטה הנוכחית, אך ורק כדי למנוע את האטה (FDFDFD2D) באופן קבוע, אך ורק עכשיו, כולל ירידה מהירה מאוד, אך ורקמות (FLT) באופן קבוע, אך ורקמות (FLT) באופן קבוע, כולל ירידה מהירה מאוד, כולל ירידה מהירה מאוד, כולל ירידה מהירה מאוד, אך ורקמות (FLT) של חומר ה-FLT:

pH, ISE, ו- Electrochemical Sensors

(ה- pH אלקטרודה סטנדרטי מציג מקור אימפולסיבית שיכול לעלות על 1 G ⁇ .כל מגבר זר זרם נמוך כמו 1 pA יוצר שגיאה ברמה של CMOS על פני אותו מקור. CMOS חלקים עם זרמי מוטה sub-picoamp הם תקן עבור יישומים אלה, בנוסף, המטען סטטי על זוגות זכוכית אלקטרודה דרך הקלט של מגבר 60, כך ששומר על גודל מינימלי של 2F128 הוא לפחות כדי לשמור על מנת לספק הגנה גבוהה.

Piezoelectric Accelerometers ו הידרופוניקס

חיישני Piezoelectric מייצרים מטען יחסי ישירות להאצה או לחץ. a מטען המגבר בנוי סביב JFET-input סמן הדגימה מפחית את ההשפעה של קיבול כבל על ידי החזקת קלט באדמה וירטואלית.רעש המתג נמוך של שלב JFET חשוב כאן כי הפלט המטען הוא זעיר. A טיפוסי IEPE תעשייתי (Integrated Piezo-Electric) משתמש JFbu-Cre נמוך כדי למנוע יחס לחץ נמוך על ידי כונן mevt מופעל על ידי לחץ נמוך.

חיישן Capacitive ו- MEMS

חיישנים קפצויים - מסכי מגע, דיפרמס לחץ, וחיישנים לחות - מייצגים את המכשולים המשתנה עם התדירות והכמות המדוכמת. A CMOS אמפ עם הטיה תת-מדגימה זרם ושפל של קיבולת קלט הוא אידיאלי עבור ה-XT (מדגם) לא חייב לטעון את הציפוי (לעתים קרובות 1–100) במהלך המחזור; אחרת, כמו CMDip-F) שינויים כפולים (D) מ-Dip) הוא משולב (מדגם) ו-D-Dip) הוא שונה.

בידוד רפואי ומדדים ביופוטנטיים

(ECG, EEG ו- EMG אלקטרודות מציגות אלקטרודות מורכבות, משתנה, לפעמים בסדר של עשרות קילו-אומס עבור אלקטרודות יבשות, עם זאת, כאשר משתמשים באלקטרודות מכוסות או מיקרו-מינול מקבילים, הדחף עשוי לטבול את הביצועים הקליניים של JF-ASTA נמוך מאוד, כלומר, 000 CMOS-Fend, לעתים קרובות, 000 לפנים מוקדם יותר, 000 שנים, ניתן לשלב את הביצועים הראשונים של חשמל נמוך יותר, 000 גבוה יותר, 000 גבוה, 000 CFET)

טבעות המשמרות, ליברט ולקייג'ה: כללי עיצוב מעשי

אפילו הדג הטוב ביותר לא יכול לפצות על לוח מודפס מודפס דוורטי. Contaminants, פלוקס שאריות, ולחות ליצור נתיבי התנהגות עדינים שמקיפים את עקבות קלט, ביעילות להפחית את הדחף של המערכת. טבעות שמירה - מסלולים מוליכים המונעים באותו פוטנציאל כמו קלט - הם אמצעי נגד יסודי.

טבעת השמירה צריכה להקיף את הצומת בלחץ גבוה ולהתחבר למקור של השפעה נמוכה שעוקב אחר מתח קלט. in a Unity-gain buffer, הפלט יכול להניע את השומר. in a transimpedance amplifier, מתפצל מתח מן הפלט או חיץ ייעודי יכול ליצור את המתח המשמר.

על לוחות מעגלים, בידוד נודה משתרע על עצירות מכניים ומחברים. Teflon-inulated conoffs או חיבורים אלחוטיים אוויר הם לפעמים הכרחי כאשר זרמי הטיה חד-ספרתיים נדרשים. CMOS דגימת הם במיוחד unforfraance: מספרי גליון הנתונים של היצרן מניחים סביבה נקייה, מבוקרת באופן מושלם.

הגנה ללא הקרבה

קלטות בעלות השפעה גבוהה הן רגישות מטבען לסילוק אלקטרוסטטי וליתר על פני השטח. a פשוט diode clamp to the מסילות האספקה מוסיף זרם דליפות - כנראה עשרות של פיקומפים - ובכך מבססים את המטרה של מגבר CMOS. מעצבים במקום זאת משתמשים בטכניקות הגנה נמוכות יחסית:

  • (FLT:0Series מתנגד עם קיבול קטן: ⁇ 1 1 A 10 k ⁇ ל 100 k ⁇ סדרה התנגדות גבולות הנוכחי במהלך אירוע ESD, ואת הקלט של הדג יוצר מסנן נמוך פאס.
  • (FLT:0)Bootstrapped diode clamps:03FLT 1 על ידי הטיית דידות clamp מן מתח משמר ולא אספקת הגלם, המתח הפוך על פני הדלודים נשאר ליד אפס, מיני דליפות. גישה זו היא נפוצה אלקטרומטרים ו pH מטר.
  • (FLT:0 טלוויזיות עם מפרט דליפות pA:03: 1) כמה מנגנוני דיכוי מתח טראנסיים נועדו במיוחד עבור צמתים בלחץ גבוה, המציעים דליפות תת-nanoampage במתחים התפעוליים.
  • (FLT:0)Dscrete JFET כמשחק סדרתי:FLT 1:1 להגנה קיצונית, ניתן להציב JFET בסדרה עם קלט והפך רק במהלך מדידה; זה מוסיף דליפה אבל יכול להתמודד עם מתחים גבוהים.

מעצבים חייבים גם לשקול את המבנים הפנימיים של הדגול (ESD) של ESD. רבים JFET ו-CMOS אגדות משלבות דידות clamp פנימיות שעשויות לפעול כאשר מתח שונה קלט עולה על כמה מאות מ"ל.ביישומים טרנססרמנט שבו קלט עשוי לראות טרנספורמטים מהירים, הוספת מגפי שומן חיצוניים, נמוך יחסית, יכול להגן על החלק ללא שבילים דליפות.

אספקת עקפה ו- Noise Coupling

רעשים בעלי השפעה גבוהה פועלים כאנטנות לרעש חד-משמעי. n אחד משוטט של 50/60 הרץ רעש הנוכחי לתוך 1 G ⁇ מקור גורם אות התערבות V אחד - מספיק כדי ליישב כל מגבר. אספקת זהירות על ידי עקיפה ומגן הם ללא צורך על מטוס ייעודי תחת הקלט עם טבעת על גבי משטח נמוך, יש להציב מגבונים או מגבונים מרחוק.

במעגלי CMOS , זרם ההיצע הנמוך מאוד הופך אותו מפתה כדי לכפות את המכשיר מאספקת מתג-מודה כדי להציל את חיי הסוללה.השלב הגבוה הנובע מהאספקה יכול להתחבר לשלב קלט, במיוחד אם יחס הכוח של המגבר (PS) מתגלגל בתדרים גבוהים.

בחירת ה-O-Amp הנכונה עבור עיצוב ה-Impedance שלך

תהליך הבחירה מתחיל בתקציב שגיאה ברור.תפרט את הדחף המקור, רוחב פס האות הרצוי, שגיאה קדמית ורצפה רעש מקובל.לאחר מכן להשוות את חלקי המועמד באמצעות רשימת העדיפות הבאה:

  1. (FLT:0) Input הטיה הנוכחיתFLT:1 חייב להיות לפחות 10 פעמים נמוך יותר מאשר האות הנוכחי ברמה המינימלית הצפויה. עבור מקור 1 G ⁇ לספק 1 nA, זה אומר הטיה הנוכחית מתחת 100 pA. הן JFET ו CMOS יכול לעמוד בזה, אבל שולי בטמפרטורה גבוהה עשוי לתת את האיזון לכיוון CMOS.
  2. (FLT:0) צפיפות הרעש של רעש דחיסות של 1FLT 1 , מוכפלת על ידי המקור למנוע לייצר רעש נוכחי שעשוי לעלות על הרעש של המקור עצמו. JFET , בדרך כלל מנצחים כאן בתדרים נמוכים, אם כי לאחרונה CMOSper מעצימות את הפער.
  3. (FLT:0) סחף ExplorFLT:1 הוא קריטי כאשר דיוק DC נחוץ ללא קלבציה. CMOS אפס-drift מגבר קשה לנצח, בעוד החלקים trated JFET מציעים סחף מתון שעשוי עדיין לדרוש תיקון תוכנה.
  4. (FLT:0) מתח וזרם quiescent הנוכחיFLT:1) הצר את השדה בחדות עבור יישומים מופעלים סוללות.בחר CMOS אם העיצוב חייב לרוץ מתא מטבע במשך חודשים.
  5. (ב) ⁇ :0) ,9 ⁇ (ב) ⁇ (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  6. (FLT:0) שילוב רב ערוצים: FIRLT:1 CMOS הדגמות זמינים חבילות quad עם התאמה טובה, צמצום אזור הלוח. גבוה JFET כפולים ו quads זמינים אך בשלב מחירים גבוה יותר.

הערכה של Bench בתנאים ריאליים נותרה חיונית. a-film שאריות כי הוא בלתי נראה לעין העירומה יכול לצות את הסימון ההטיה הנוכחי של אפילו את הדגימה הטובה ביותר על ידי ניקוי ביסודיות של לוח האבטיפוס, אפייה החוצה לחות, ומדידה את הדלפה בפועל עם הדגימה הוסר, אתה יכול לאשר כי הביצועים ברמת הלוח מתאימים את גליון הנתונים.

CMOS: היברידית ומתקדמים

נקודות טכנולוגיה ממשיכות להתכווץ, וגישות היברידיות המשלבות את ה-JFET לפני CMOS עיבוד על אותו ימות מתעוררות. אלה מגברי JFET-inside-CMOS שואפים לספק את הטוב ביותר של שני העולמות: רעש JFET עם CMOS כוח CMOS ו- השבבים מתקדמים, בעוד CMOS-amps בנוי על סיליקון-on-ins (SOage) אפילו מבטיח שיפור של CMS, בעוד ש-C-C-R.

JFET ו-CMOS מבצעים את כל מגברי הפחמימות מתוך נישה ייחודית בנוף של התניה גבוהה של אותות ריכוזיות. JFET, דגימת ה- CMET ממשיכים לשרת יישומים שבהם רוחב פס רחב ורעש מתח נמוך הם רב-חשיבות, בעוד CMOS או הדגמות שליטה כאשר נעלם באופן חד-משמעי, דיוק מיקרו-וולטרי נדרשים.