Fpga לעומת Asic: מה יותר טוב לפרויקט שלך?

גרסה שלישית – FLT:0) בנתה ASICsIRLT 1 (או פלטפורמה ASICs) - מספק מערך בנוי מראש של תאים לוגיים וזיכרון כי רק דורש התאמה אישית של כמה שכבות מתכת. גישה זו מפחיתה באופן משמעותי את NRE והופכת את הזמן בהשוואה ל- ASICs מלא, תוך שהיא עדיין מציעה צפיפות טובה יותר וכוח מאשר FPGAs מובנה, ללא יכולת פשרות היברידית אמיתית, מאשר להפוך אותם.

ASICs מציעים את הביצועים הגבוהים ביותר (בדרך כלל 3-5x מהירות שעון מהיר יותר מאשר FPGAs), 10-20x יעילות כוח טובה יותר עבור לוגיקה שווה ערך, ועלויות נמוכות יותר לכל ענישה בנפח.המסחר הן קיצוניות: עלויות NRE נעות בין מאות אלפי לעשרות מיליוני דולרים, מחזורי פיתוח ארוכים (12–24 חודשים), ואפס גמישות לאחר ביצוע קלטת.כל באגים שנמצאו דורש מסיכה חדשה - זמן יקר - ספין-אוף.

ASICs: A Middle Ground

עבור עיצובים הזקוקים לביצועים וליתרונות הכוח של ASIC, אך אינם יכולים להצדיק את מלוא NRE של שבב מותאם אישית, ASICs מובנה מציעים אלטרנטיבה משכנעת.על ידי שימוש בשכבה בסיסית קודמת של לוגיקה, זיכרון, I/O, המעצב צריך להתאים רק כמה מסכות מתכת.זה חותך NRE על ידי 50–80% ולהפחית את משך הזמן ל-8-12 שבועות, עם זאת, 000 יעילות נמוכה יותר מאשר יחידות של תאים (אך) אך לא פחות מ- 100,000 יחידות של תאים (אך) ו- 100,000 יחידות מסחר (אך) בהשוואה ל- 100,000 יחידות של פחות מאיכותיות (אך) אך לא פחות מ- 100,000 יחידות של פחות מ- 100,000) ו- 100,000 יחידות של פחות מלמטה יותר מ- 100,000) אך לא פחות מצטמצם (אך) ו- 100,000).

ארכיון תגיות: How They Really Work

הבד של FPGA מורכב מאלפי עד מיליוני טבלאות קטנות זהות (LUTs), ספין-flops, ומספרים של אקסקסרס. A LUT מחקה כל שער לוגיקה על ידי אחסון טבלת אמת בתאים SRAM. מעצבי לכתוב RTL (רמת העברה של הריסת) קוד, מסונתז אותו לתוך netlist, ולאחר מכן להשתמש בכלים של תא הבזק כדי למפות את ה- netlist על בסיס תצורה הפיזי של התצורה הזו, כי הוא חייב להיות מופעל על בסיס לוגיקה חיצונית של התצורה SGA הוא איטי יותר.

ASIC, לעומת זאת, משתמש תאים סטנדרטיים - שערי לוגיקה ידועים עם מתגי תזמון, כוח, ונכסים שטח.המעצב כותב את אותו RTL אבל מכוון תהליך מסוים node (למשל, 7 nm, 5 nm, Synthesis מפות הלוגיקה לתאים סטנדרטיים, וכן עיצוב פיזי אחורי יוצר פריסה, עם ציון עץ מדויק ו routing rm, כלומר, כלומר, התוצאה של נפח גבוה יותר של לחץ דם, כלומר, כלומר, כלומר, לא פחות גבוה יותר, כלומר, כלומר, כל אחד, כלומר, הוא פחות מתאים יותר, כלומר, אם כן, אם כן, כלומר, הוא פחות גבוה יותר ויותר, אם כן, אם כן, הוא פחות לחץ עלות, כלומר, כלומר, הוא פחות מתאים יותר, אם כן, אם כן, הוא פחות גבוה יותר, אם כן, אם כן, אם כן, אם כן, אם כן, אם כן, אם כן, הוא יעיל יותר ויותר גבוה יותר, הוא יעיל יותר ויותר, כלומר, עיצוב פיזי קבוע, אם כן, הוא פחות לחץ דם גבוה יותר, אם כן, הוא פחות לחץ דם קבוע, הוא פחות, הוא פחות, הוא פחות, הוא יעיל יותר, הוא יעיל יותר, הוא פחות לחץ דם קבוע, הוא פחות, הוא יעיל יותר, הוא

השוואה בין-שילוב

ב FPGA, עד 80% משטח המוות מוקדש לתגים מרשימים וזיכרון תצורה.ראש זה יוצר עיכוב משמעותי ועלויות כוח.ב ASIC, routing הוא קבוע ו מותאם עבור העיצוב, באמצעות שכבות מתכת כי הם דקים וקצר יותר. התוצאה: ASICs יכול להשיג תדרי שעון 3-5x גבוה יותר מאשר FPGA באותו תהליך ללא de, עם 10 במהירות גבוהה יותר ⁇ עבור יעילות מסחר.

ניתוח עלויות: NRE, Unit Cost, and the Break- Even Point

ההשוואה הפיננסית היא לעתים רחוקות פשוטה כמו "ה-ASICs זולים יותר בנפח גבוה" עליך להפריד בין ה-FLT:0 (לא-recurring Engineering) ל-NRE) עלויות ההרחבה 1:1 מ-FLT:2per- Unity Costs (FLT 3:0).

FPGA Cost Structure

• עלויות FLT:0NRE: נמוך למתן שכר עבור FPGA Software Software Developmentרשיונות תוכנה (מאני מציע גרסאות חופשיות עם מגבלות המכשיר), אולי כמה ליבות IP, ועבודות הנדסה.אין ערכות מסיכה או חיובים ייצור וואטפר הקשורים למכשיר עצמו.
• (FLT:0) ענישה עלות: 1FLT ביחס ל- ASIC שווה ערך בנפח.AFPGA למות גדול בגלל התשתית שניתן לתכנת; מכשיר אמנותי 7 לטווח בינוני או Cyclo V עשוי לעלות 15–50 דולר במאות, עלייה מהירה לחלקים בעלי קצב גבוה עם מחירים מהירים של חלוף.

מבנה עלויות ASIC

• עלויות המסכות:0(NRE עולה:0) גבוה מאוד.בבנקודות מתקדמות (7 nm ולמטה), עלויות המסכות לבד יכולות לעלות על 10 מיליון דולר, להוסיף רישיון IP, עיצוב פיזי, אימות, אב-טיפוס ופיתוח תכנית הבדיקה.אפילו ב-180 nm או 130 nm nodes, המסיכה תישאר במאות אלפי דולרים.
• (FLT:0) מחיר ענישה: 1FLT נמוך בנפחים גבוהים.A פשוט ASIC בתהליך בוגר עשוי לעלות פחות מ -50 דולר למוות.העלויות הייצור נשלטות על ידי מחיר ושטח מת; ללא חסימה מצופה מראש, השבב הוא קטן יותר ותשואות יותר מטבוליות עבור מורכבים ב -7m, לכל-ידי יכול להיות תחת עיצובים קטנים יותר.

Break-אפילו Volume Calculation

נפח השבר-אפילו תלוי במורכבות העיצוב. חישוב טיפוסי של שבב דיגיטלי בינוני מציב את המעבר בסביבות 100,000 עד 500,000 יחידות, בהנחה שתהליך מודרני של 28 nm.למעלה מזה, חיסכון של ASIC ליחיד על ההשקעה NRE. עבור שבבים פשוטים מאוד מעורבבים בצ'יפס בבלוטות ישנות יותר, השבר יכול להיות נמוך כמו 10,000 יחידות.

עלויות FPGA מוסתרות ועלויות מערכת שלמות

FPGA לכל ענישה יכול לכלול גם את העלות של זיכרון תצורה חיצונית, ציוד חשמל נוסף, ואת כיור חום לנהל פיזור כוח גבוה יותר.עלויות ברמת המערכת האלה יכול לעשות את סך BOM (ברצון חומרים) עבור גישה FPGA פתרון כי של ASIC נמוך על ייצור צנוע באופן מפתיע פועל הייצור.

ביצועים וכוח מסחר

ביצועים של FPPGAs ו ASICs הוא משקל רב לטובת השבב מותאם אישית. An ASIC ליישם את אותו לוגיקה RTL בדרך כלל שעונים 3-5 פעמים מהר יותר מאשר FPGA שווה ערך מאותו דור. פער זה נובע משני גורמים: רשת קישור בין-סביר מציג עיכוב משמעותי של הרץ, ולוגיקה מיושמת ב LUT הוא איטי יותר מאשר שערים ישירות, לדוגמה, זהה 2FPGA יכול להגיע לתדירות גבוהה של 2 GHz, בעוד ששווה ערך, בעוד ש- 2 GHz יכול להגיע ל- 2 GHz, בעוד ש- 2 GHz לא יכול להגיע ל- 2 GHz סביר לא יכול להגיע ל- 2 GHz סביר יותר מאשר 2 GHz סביר יותר מאשר 2 GHz.

יעילות כוח, עם זאת, היא המבדל הדרמטי יותר. An ASIC יכול להיות 10-20 פעמים יותר יעיל אנרגיה מאשר FPGA עבור אותה משימה.לדוגמה, כריית ביטקוין ASIC משיגה terahashes לשנייה עבור וואט כי FPGA לא יכול לגשת, כי FPGA פסולת כוח דינמי לטעון ו deceacitances גדול בגלימות המרקם של תאים חד-פעמיים יכול תמיד לתרום את התצורה של תאים חד-פעמיים או תצורה של זמן אחד.

ספקי FPGA הגיבו על ידי שילוב בלוקים IP קשיחים - CPU ליבות, בקרים PCIe, זיכרון PHYs - אשר למעשה קבוע ASIC מאקרו בתוך FPGA. כאשר העיצוב שלך יכול להיות מיושם בעיקר בתוך בלוקים קשים אלה, הביצועים פערי הכוח ענישה באופן משמעותי.זה הסיבה מורכבת FPGA SoCs כמו Xilinx Zynx Zyn Ultraale או Intelx , עדיין יעיל מאוד, עם יעילות סטנדרטית עם יעילות לוגית.

מהירות ומהירות דרך נענע

כדי לשים מספרים לפרספקטיבה: ASIC ב 28 nm טכנולוגיה עשוי לקיים מהירות שעון מקסימלית של 200-300 מ"הרץ עבור לוגיקה מורכבת. ASIC באותו 28 nm node יכול להכות 1-1.5 GHz עבור לוגיקה דומה. עבור עיצובים נתונים (למשל, הצפנה או מסננים FIR), באמצעות היתרון של קשקשים ASIC עם מהירות משולבת עם קיבולת של 5x בקלות.

יעילות כוח ביישומים אמיתיים

במכשירים תמיד על קצה, הכוח הוא רב-חשיבות. A טיפוסי FPGA עשוי לצרוך 1-5 W של כוח סטטי לבדו (בשל דליפת תצורה SRAM ו מתגי גילוח), בעוד ASIC באותו תהליך node יכול להיות בעל כוח סטטי מתחת 100 mW. דינמי כוח לשער הוא גם נמוך יותר כי קפימנטציה הדדית מצטמצם.

פיתוח זרימה וזמן אל-Market

עם FPGA, מחזור הפיתוח מתחיל ברגע שיש לך לוח מהנדסים יכול לכתוב RTL, לדמות, סינתז, ואת זהר בתוך שעות. באגים פונקציונליים שנמצאו במהלך בדיקות מעבדה יכול להיות קבוע עם קצת זרם חדש - לעתים קרובות ללא שינויים חומרה. זה יכולת עיבוד מהיר המאפשר פיתוח חומרה זריז והוא סיבה מפתח סטארט-אפים ומחקר מעדיף FPGAs.

ASIC הפיתוח הוא מרתון.לאחר הקפאת RTL, סינתזה, אימות, זרימה אחורית כוללת תכנון הרצפה, סינתזה עץ שעון, עיצוב רשת חשמל, מיקום, תזמון נרחב ותזמון רחב ואימות פיזי.כל שלב יכול לקחת שבועות ודורש מומחיות מיוחדת לאחר עיצוב הוא "קליטת קלט", המרקם המצויר מתפוגגת מעל מחזור של 8-12 שבועות (או יותר) דרישות מתכתיות מתקדמות יותר, כמעט כמו סטיות).

לחץ בזמן-לשיווק ולכן משפיע רבות על הבחירה.מוצר צפוי להתפתח באמצעות מספר רב של תיקונים או עדכונים תכונה יכול להפיק תועלת מ-FPGA מקבל שינויים חומרה בימים. A בוגר, אלגוריתם מגובה היטב המיועד לגירסת הצרכן 10 מיליון יחידות דורש את הנתיב ASIC לאחר הוכחה FPGA ראשונית של תפיסה.

אתגרים

עבור עיצובים FPGA, אימות יכול להיות פחות ממצה כי באגים יכולים להיות קבועים לאחר השחרור. עבור ASICs, אימות צורכת 60-70% של המאמץ הכולל עיצוב.צוותים להשתמש מתודולוגיה אימות אוניברסלי (UVM), כלים רשמיים, וחיקוי כדי להשיג שיעורי באגים של ASIC. Missing מקרה פינה ב ASIC יכול להיות קטסטרופלי, עלות מיליוני לתקן ולעכב את השוק על ידי חודשים אלה מוסיף תעריפים משמעותיים.

גמישות וקידום עתידי

FPGAs לזרוח כאשר הדרישות הן נוזל.אם המכשיר שלך חייב לתמוך בתקני ממשק מרובים או אלגוריתמים שעדיין נמצאים ב- flux, שחזור שדה מאפשר חומרה להסתגל ללא רזונים. חלקיות מחדש אפילו מאפשר אזור אחד של FPGA להיות מעודכן בעוד השאר נשאר מבצעי - שימוש משמעותי בתקשורת או בתשלומים אוויריים.

ASICs מציעים גמישות כזו.לאחר שמפוברק, הפונקציה של השבב נקבעת.חוסר יכולת זו היא סגולה בהקשרים מסוימים: היא מונעת טמפינג, בשילוב עם מנעול מאובטח, יוצרת שורש חומרה של אמון.אבל זה גם אומר שאם השינויים הספציפיים או פרוטוקול מתפתח, עליך לעצב מחדש וליצור תיקון חדש.

Over-the-Air Updates and Security

FPGAs תמיכה bitstreams מוצפנים ניתן לעדכן באופן מאובטח בתחום, ומאפשר לחברות לגוון פרצות או להוסיף תכונות ללא אזכורים חומרה.יכולות אלה חשובות יותר ויותר במכשירים מחוברים עם חיי פריסה ארוכים (למשל, תחנות בסיס, בקרים תעשייתיים). ASICs לא ניתן לעדכן אלא אם העיצוב כולל מעבד תוכנה או בלוק eFPGA קריטי, היכולת לתקן את החומרים החלים עבור פריסה.

אמינות, ביטחון וארוכותיות

ASICs יש יתרון באמינות ארוכת טווח.ללא תאים מבוססי תצורה SRAM, ASIC הוא חסין להפרעות חד-לשוניות (SEUs) שיכול להפוך לוגיקה בזיכרון התצורה של FPGA. בסביבות קרינה-heavy, כמו לווייניים או ציוד רפואי, שבב מותאם אישית שעוצב עם טכניקות מחוסמות קרינה או מיוצר על תהליך מוכח, יציב מספק שימוש לא יציב ב-Fand-upancy, אך יכול להוסיף מורכבות משולשת כוח.

מנקודת מבט ביטחונית, פריסת הסיליקון הקבועה של ASIC הופכת את ההנדסה לאחור הרבה יותר קשה מאשר לקרוא FPGA bitstream, אשר לעתים ניתן לתפוס מזיכרון חיצוני או תצורה של בדיקות.FPGAs מציעים מנגנוני הצפנה ואימות (למשל, הצפנה AES bitstream), אבל אלה דורשים ניהול מפתח זהיר. עבור יישומי אבטחה מולטימדיה, מערכות הגנה - סיליקון חובה הוא לעתים קרובות, כמו חיישנים PGic כמו תכונות אבטחה PG.

תוחלת אספקת זמן היא גורם נוסף. FPGAs מיצרנים גדולים יש מחזורי חיים ארוכים (10-15 שנים עבור כמה משפחות שיינס ו- Lattice), אבל ASIC המיועד לתהליך מסוים לא ניתן לייצר כל עוד הממצא שומר על הצומת, לעתים קרובות עשרות שנים. מעצבי מערכות בקרה תעשייתיות שיש להשתמש בהן במשך 20 שנים, לעתים קרובות, כדי לקבל אישור ASIC או ב-Aquid אחרון לסיכון יקר של FP.

קרינה סובלנות ואוויר

ביישומים בחלל, FPGAs (למשל, Microchip RTG4) משמשים, אבל הם יקרים ולא חזקים כמו rad-hard ASICs. עבור משימות אמינות גבוהה, ASICs הם לעתים קרובות מועדפים כי הם יכולים להיות מעוצבים עם תהליך ספציפי וטכניקות פריסה לעמוד בקרינה המינון הכולל ו-SEUs. FPGAs דורש אסטרטגיות הפחתה נרחבת כי הם גורמים כוח והופכים את התקני חשמל יעילים יותר.

בחירת הטכנולוגיה הנכונה: מסגרת החלטה

כדי לקבל בחירה אובייקטיבית, למפות את הפרויקט שלך נגד אקסס החלטות מפתח אלה:

1 ייצור נפח ומחזור חיים

• (FLT:0)Prototypes, נמוך כרכים (ראהפל 1: FPGA הוא הבחירה ברירת המחדל. NRE הוא מינימלי, ואת הפרסום ליחידה מקובל.
• (FLT:0Mid-volume (10k-500k) ומפרט יציב: FIRLT:1Build ASICs או לשקול FPGA עם תמחור אגרסיבי. עבור מכשירים תעשייתיים ורפואיים רבים, FPGA תמחור והימנעות של ASIC NRE טיפ את הסקאלה.
• (FLT:0) הצרכן או IoT: 1FLT:1 ASIC הופך משכנע מבחינה כלכלית אם הפונקציה אינה צפויה להשתנות.

2. ביצועים וכוח Constraints

• (FLT:0) גבוה שקיפות, תקציב חשמל הדוק:FLT:1 ASIC יש את הקצה. Edge AI מאיצים, מתגי רשת מהירים, וחיישנים אולטרה-נמוך הם תחומים קלאסיים ASIC.
• (FLT:0) ביצועים מודרטיים, ניתן לנהל את הכוח: ⁇ FLT:1 FPGA עם בלוקים DSP קשיחים ו- CPU יכול להתאים לדרישות לטווח בינוני רבות ללא הסיכון ASIC.

3. גמישות וסטנדרטים

• (בדוגמא, 5G, AI Model): FevolveLT:1 תמיד רזה לכיוון FPGA או SoC FPGA.היכולת לעדכן את עיצוב החומרה בתחום היא בלתי נסבלת.
• (ב) ,0) , תקן יציב (למשל, H.264 וידאו קודר, יכול לבקר): FLT:1 ASIC הוא התאמה טבעית מכיוון הפונקציה לא תשתנה.

תקציב וסובלנות סיכונים

• (FLT:0) FPGA חוסכת את עלויות המסכות ומפחיתה את הוצאות האימות.סטארט-אפ יכול להגיע לשוק עם מטוס מסחרי מחוץ ל-Shelf FPGA ולאחר מכן להחליט על הגירה ASIC.
• (FLT:0) תקציב גבוה, מוצר גבוה: ההרחבה 1 (אם השוק דורש את העלות הנמוכה ביותר של היחידה וביצועים הגבוהים ביותר, ההשקעה ASIC היא פשוט אם כן.

דרישות איכות וגמישות

• (העיקרון של ה-FLT:0) אמינות (קטר, רפואי, אוויר)): כפל 1:5 מציע עוצמה מוכחת, אך FPGAs של ראד-רד הם חלופות.
• (ב) FPGA:0 (ה) שיעור ה-FLT:1 FPGA הוא מספיק עבור רוב היישומים.

מגמות מתפתחות: FPGA ו- Chiplet אינטגרציה

התעשייה מטשטשת את הגבולות המסורתיים.FLT:0 [המוחזקת] FPGA (eFPGA)FLT:1 מאפשר למעצבים לשלב בד קטן בעל יכולת פעולה ישירה ל- ASIC או SoC. זה נותן את ASIC תואר של עלייה של נתונים שדה עבור פונקציות קריטיות, כגון עיבוד ממשק או שדרוגי אבטחה, תוך שמירה על ביצועי ASIC ומאפיינים של AIFGAR.

אדריכלות מבוססת Chiplet, באמצעות תקני קישוריות בין שבב אוניברסליים כמו UCIe, גם פותחת אפשרויות חדשות.מערכת-in-package עשויה לשלב ASIC compute Die, FPGA I / O Die, וזיכרון מת, המציע את הטוב ביותר של שני העולמות. שילוב heterogeneous מאפשר לצוותי מוצר לערבב ולתאים רכיבים מוכחים, צמצום הסיכון מחיצת קלטת ולוח זמנים של פרופיל, לדוגמה, כמו שבבים סטנדרטיים של מערכת הפעלה יחידה, לעומת שבבים, לעומת שימוש ב-FP כדי לאפשר שילוב של נתונים חד-מתאים סטנדרטיים.

EFPGA בפרקטיקה

ב-2024, כמה סטארט-אפים משתמשים ב- eFPGA כדי ליצור מאיצים AI מותאמים אישית שיכולים להתאים לאדריכלות רשת עצבית חדשה ללא העלאה מחדש של ASIC.המרקה מטפל בפעילות כמו התאמת תפקוד הפעלה או קידוד דינמי, בעוד המנוע הראשי של compute בנוי תאים סטנדרטיים. גישה זו מפחיתה סיכון ומרחיבת את חיי המוצר שימושיים בהשוואה לתפקוד קבוע ASC.

אמת-עולמית Scenarios

שקול סטארט-אפ הדמיה רפואית בונה מכשיר אולטרסאונד נייד.יחידות קליניות הראשונות בסך 1,000 מכשירים.אלגוריתם beamforming עדיין מעודן עם משוב של רופאים.פתרון מבוסס FPGA מקבל אותם בניסויים בשישה חודשים, ועדכוני אלגוריתמים מועברים באמצעות קושחה ללא שינויים בחומרה.העלות של FPGA של 75 דולר היא מקובלת.אם המכשיר מוצא מאוחר יותר שוק של 200,000 יחידות בשנה, החברה יכולה לשגר אלגוריתם של $ עם ירידה של נתונים כפול של $ ו-עשר דולר ליחידת נתונים.

לעומת זאת, חברת אלקטרוניקה לצרכנים בעיצוב אוזן Bluetooth SoC יודעת את קוד אודיו ותקני רדיו יציבים, והמוצר יספינה ב-50 מיליון יחידות.מהאגרמת בלוק המוקדמת ביותר, הדרך ההגיונית היחידה היא ASIC. Prototyping על FPGA עבור אימות פונקציונליות עדיין רצוי, אבל סיליקון הייצור הוא שבב מותאם אישית.

דוגמה נוספת היא יצרנית ציוד רשת בונה מטוס נתונים הניתן לתוכנה לדור חדש של מתגים.תקני הפרוטוקול עדיין מסולפים, ותכונות כמו P4-programmability נדרשים.כאן, FPGA או ASIC בעל FPGA בעל בלוק FPGA מוטבע הוא הפתרון המעשי ביותר.ה השבב עשוי להיות מיוצר במספרים בינוניים (50k יחידות בשנה), ואת הגמישות לשנות את ה-Ap במעבדות בשדה הפונקציונליות רק גבוה יותר.

תגית: Making the Call with ביטחונם

ההחלטה של FPGA לעומת ASIC אינה עניין של אחד להיות טוב יותר באופן אוניברסלי.זהו אופטימיזציה רב-קיימא אשר מאזן יכולות הנדסיות, תזמון שוק, כלכלת יחידה וסיכון.התחל עם מפרט ברור ונכתב של דרישות פונקציונליות הפרויקט שלך, תחזית נפח, מעטפה כוח, ותקציב.

• אם כל קלטות אלה הן מטרות נעות או נפח נמוך, להתחיל עם FPGA.
• אם הקלטים קפואים והנפח גבוה, תכננו את הנתיב ASIC - אבל תמיד יש סיכון עם FPGA prototyping.

מוצרים מוצלחים רבים מתפתחים בשני השלבים: FPGA עבור כניסה מוקדמת לשוק והוכחה של תפיסה, ואחריו ASIC בעל עלות לאימוץ המוני.על ידי הבנת הספקטרום המלא של סחרחורים שהוצגו כאן, אתה יכול לבחור את המסלול המתאים ליעדים הטכניים והעסקיים שלך - ולהתאים את הביטחון כמו המוצר בוגר.

(ב) לקריאה נוספת על ארכיטקטורות FPGA ספציפיות, FLT:0AMD מדריך תצורה של FPIBA:1 ו-FLT:2 של עיצוב הפניה של אינטל:2 LT 3 לספק פרטים טכניים מצוינים.