מבוא

VHDL (VHSIC Hardware Description Language) היא שפה סטנדרטית של IEEE (IEEE 1076) המשמשת לתיאור המבנה וההתנהגות של מערכות אלקטרוניות דיגיטליות שפותחו במקור עבור מחלקת ההגנה של ארצות הברית ו-#8217;s VHSIC Program, VHDL התפתח לאבן הפינה של עיצוב דיגיטלי מודרני.

מערכות משובצות כיום מנהלות פונקציות קריטיות כגון בקרת יציבות אלקטרונית, בקרת שיוט אדפטיבית, סיוע בנתיב, ולוגיקה מתקדמת של פריסת תיקי אוויר.כל כישלון במערכות אלה עלול להיות בעל השלכות קטסטרופליות. VHDL מאפשר למהנדסים ליצור מודלים מדויקים של לוגיקה דיגיטלית, לדמות אותם תחת מגוון רחב של מצבים, וחשיפת תקלות פוטנציאליות לפני ביצוע חומרה פיזית.

תפקיד VHDL ב- Auto Embedded Systems

כלי רכב מודרניים מכילים עשרות יחידות בקרה אלקטרוניות (ECUs) שמתקשרות ברשתות כגון CAN, LIN, FlexRay ו- Ethernet.אלה ECUs בנויות עם לוגיקה דיגיטלית מורכבת המיושמת במעגלים משולבים ספציפיים של יישומים (ASICs) או מערך השערים הניתנים לחיזוי שדה (FPGAs). VHDL היא שפת הבחירה לעיצוב החלקים הדיגיטליים של מכשירים אלה, כי היא תומכת במודל מפורט, סימולציה מפורטת וסימולציה מפורטת, סימולציה של חומרת.

מערכות בקרה לרכבת קריטיות

VHDL משמש לתכנון לוגיקה דיגיטלית עבור מגוון רחב של תת-מערכות רכב:

  • (FLT:0) Powertrain Control:FLT:1 יחידות ניהול מנוע (EMUs) מסתמכות על עיצובים מבוססי VHDL עבור תזמון הזרקת דלק, שליטה חדה, ולוגיקה של גז ממצה של החזרת גז.
  • מערכות:0 (Braking Systems:FLT:1) מערכות של נביחות נגד-lock (ABS) ובקרת יציבות אלקטרונית (ESC) משתמשים ב-VHDL כדי ליישם מכונות ממשלתיות קריטיות, ממשקי חיישן, וסימולות בקרה של המפעיל.
  • (FLT:0) מערכות ניהול מתקדמות (ADASIR): עיבוד חזון 1:1, עיבוד אותות מכ"ם, והיתוך נתונים לידר לעתים קרובות כרוכים מעגלים דיגיטליים מהירים שעוצבו ב-VHDL. מודולים אלה חייבים לעמוד במגבלות זמן אמתיות קפדניות ודרישות סובלנות אשמה.
  • (FLT:0) פריסת תיקי אוויר:FLT:1 , Squib יורה מעגלים, אלגוריתמים גילוי תאונות ולוגיקה אבחון מיושמים באמצעות VHDL כדי להבטיח פריסה אמינה במילימטרים.
  • (FLT:0) Infotainment and קישוריות:FLT:1ir בעוד פחות ביקורת בטיחות, מערכות אלה עדיין ליהנות מ- VHDL & #8217; היכולת להתמודד עם ממשקים סידוריים מהירים, בקרי זיכרון ומנועי הצפנה.

עיצוב זרימה עם VHDL

זרימת העיצוב של VHDL עבור מערכות הרכב היא כדלקמן שלבים אלה:

  1. דרישות ההרחבה:0 (FLT) 1 נתפסות, לעיתים קרובות קשורות ל- ISO 26262 מטרות בטיחות.
  2. (FLT:0)RTL Design:FLT:1 מהנדסים כותבים קוד VHDL ברמת ההעברה (RTL) המתארים את ההתנהגות המיועדת.
  3. (FLT:0) סימולציות פונקציונליות ותזמון לאמת את נכונותן נגד מבחנים שמודל קלטות בעולם האמיתי, כולל תרחישי זריקה פגומים.
  4. (FLT:0) אימות עילום: טכניקות מתמטיות מוכיחות כי העיצוב מספק תכונות בטיחות (למשל, ו- #8220; התיק לא יופץ כאשר הרכב הוא מוצב ו- #8221;).
  5. (ב) ⁇ :0) ,(הקוד VHDL) מופרש לפרופיל ברמת השער המיועד לטכנולוגיה ASIC או FPGA.
  6. (FLT:0) סימולציה ואנליזה תזמון: סימולציית התזמון: ההרחבה: סימולציית התזמון: 1 מבטיחה כי יישום פיזי עומד במגבלות התזמון בתנאים הגרועים ביותר.
  7. (ב) ,0) ,התאמת: FIRLT:1 (העיצוב נבדק על סמך FPGA או בסיליקון).

VHDL ’ טיפוס חזק, מודל מטבע, ותמיכה בעיצוב היררכי להפוך אותו מתאים במיוחד לפרויקטים של רכב שבו קבוצות מרובות לפתח בלוקים IP נפרדים כי חייב להשתלב בצורה חלקה. יתר על כן, שפה & #8217; סטנדרטיזציה של תקן מבטיח יכולת מעבר לכלים EDA שונים וטכנולוגיות מצאות, יתרון מפתח עבור ספקי רכב שעובדים לעתים קרובות עם שותפים רבים.

דרישות בטיחות בעיצוב VHDL

בטיחות באלקטרוניקה לרכב מונחת על ידי תקן ISO 26262, אשר מגדיר את רמות האינטגרטיביות של בטיחות הרכב (ASIL) A דרך D, עם ASIL D להיות המחמיר ביותר. VHDL תומך ישירות בפיתוח חומרה קריטית בטיחות באמצעות מספר מנגנונים.

המונחים: Verification

סימולציה מסורתית יכולה לממש רק חלק זעיר של כל שילובי קלט אפשריים.אימות טפסים משתמש הוכחה מתמטית כדי לבדוק באופן מלא כי עיצוב VHDL לדבוק תכונות בטיחות המפורטות.דוגמאות כוללות להוכיח כי arbiter לעולם לא נותן שתי בקשות בו זמנית, או כי מכונה מדינה לעולם לא נכנסת למצב לא חוקי.

סובלנות ו Redundancy

גישה נפוצה להשגת בטיחות במערכות הרכב היא Redundancy. VHDL מאפשר יישום של משולש מודולריות (TMR), שבו שלושה מודולים זהים מבצעים את אותו חישוב ומצביעים בוחרים את התפוקה הרוב. בדומה, שכפול עם השוואה (DWC) משתמש בשני מודולים ונספח קבוע; כל תקלה חוזרת מפעילה מעבר בטוח של מדינת VHDL  מייצרת הצהרות רכיב והופכים אותו להגדרה מיידית ללא הגדרה מיידית, תוך כדי התאמה אישית, תוך שימוש בקידוד מיידי, תוך שימוש בהגדרה עצמית, תוך שימוש ב-reativeation ללא שינוי לוגיקה מיידית.

זיהוי שגיאות ותיקון

אלמנטים זיכרון (flip-flops, SRAM, קבצים רשומים) פגיעים להפרעות חד-משמעיות (SEUs) הנגרמים על ידי קרינה קוסמית או חלקיקי אלפא. עיצובים VHDL יכולים לשלב קודים תיקון שגיאות (ECC) כגון קודים Hamming או CRC עבור מהימנות נתונים קריטיים בטיחות, מהנדסים יכולים ליישם בדיקה או מחזורית (CRC) ב- VHDN) אשר כוללים בדיקות רפואיות רבות.

שעונים על Timers ו- Safe-State Machines

שעון כלב הוא מנגנון בטיחות פשוט אך יעיל: על הדלפק להיות קבוע מחדש על ידי ההיגיון הראשי; אם זה הזמן בחוץ, אשמה הוא להניח והמערכת נכנסת למצב בטוח. VHDL יכול להיות דוגמנים עם פרמטרים תזמון מדויק, ואת מכונת המדינה הבטוחה ניתן לתכנן כדי disable actuators, לעסוק במצב ביתי, או לסגור אימות פורמנטלי שיכול להוכיח את זה תמיד להפעיל כישלון קריטי.

דרישות ASIL

כדי להשיג תאימות ASIL D, תהליך עיצוב VHDL חייב לכלול:

  • הימנעות תקלות שיטתית (תקני קידוד, ביקורות עיצוב).
  • זיהוי תקלות שיטתי (Simulation, אימות רשמי).
  • גילוי אשמה אקראי (ECC, BIST, Redundancy).
  • זיהוי אשמה כפול (העתוק מנגנוני בטיחות).

VHDL ’ תמיכה בגנרים ותצורה מאפשרת לצוותים לפרמטר מנגנוני בטיחות (למשל, מספר מודולים מקודמים, כוח ECC) ולהשתמש באותו בסיס קוד עבור רמות ASIL שונות ברחבי משפחת מוצר.

אתגרים ופתרונות

מעבר לבטיחות, מערכות הרכב חייבות לפעול באופן אמין יותר מ-15 שנות שירות בתנאים קשים: טמפרטורות מ-40° C ל +150 & #176;C, רטט קיצוני, לחות והתערבות אלקטרומגנטית (EMI). VHDL מסייע להפחית את האתגרים האמינות הללו באמצעות מודלים וסימולציה יסודיים.

אלקטרומגנטי הבין-לאומית (EMI)

מעבר דיגיטלי מהיר מייצר פליטות מתקדמות וקרינה כי יכול להפריע מעגלים רגישים בקרבת מקום. VHDL סימולציה עם נתונים parasitic מפריסה יכול לחזות את ההשפעה של תזמון של רעש אספקת חשמל וחצוב. מהנדסים יכולים אז להתאים את החוזקות כונן, להוסיף מגן, או להוסיף תאים מעכבים בעיצוב VHDL כדי להפחית את הרגישות.

טמפרטורה וריאציות וולטאז

עיכוב Semiconductor משתנה עם טמפרטורה וטמפרטורת מתח אספקת. VHDL ’ סימולציה תזמון יכול להיות מופעל על ידי מספר PVT (מעבד, מתח, טמפרטורה) פינות כדי לאמת כי ההתקנה וזמני התחזוקה נפגשים בכל התנאים.עבור מסלולים קריטיים למשימה, מהנדסים יכולים לעצב מעגלים תזמון הסתגלות ב VHDL, כגון קשקשים מתח דינמי או oscillators טמפרטורה.

הזדקנות ולבוש מחוץ מכניזם

עם הזמן, אלקטרומיגור, הזרקת קרגריה חמה, וטמפרטורות הטיה שליליות טמפרטורה חוסר יציבות (NBTI) דה גרף ביצועים. VHDL מודלים התנהגותיים יכול לשלב אפקטים ההזדקנות על ידי התאמת עיכובים ופרמטרים דליפות.למרות שזה תחום של מחקר פעיל, כמה כלים EDA מציעים סימולציה של הזדקנות-מודע המשתמשת בדיקות VHDL כדי להעריך עיצוב & #8217; אמינות חיים יכול גם להפחית את המודול אם עדיין להאט:

השפעות חד-פעמיות (SEE)

כפי שנדון תחת בטיחות, SEUs הם דאגה אמינה, במיוחד בגבהים גבוהים יותר או ליד מקורות גרעיניים. עיצובים VHDL עבור הרכב חייב לכלול flops קשיחים (למשל, DICE latches) או קידוד לוגיקה עבור זיכרון תצורה ב- FPGAs. מהנדסים יכולים לדמות את הזריקה SEU על ידי הדבקה אקראית במבחן VHDLbench והתבוננות במערכת, להבטיח מנגנוני התאוששות נכונה.

עיצוב ל Testability (DFT)

אי אפשר להבטיח את הכדאיות ללא היכולת לבחון את המכשיר המיוצר. VHDL משמש כדי להוסיף שרשראות סריקות, סריקות גבול (JTAG), ובקרי מבחן עצמי (BIST) מבנים DFT אלה מאפשרים ציוד בדיקה אוטומטי (ATE) לזהות פגמים בייצור ולספק תיאורים של שדה VHDL של בקרים JTAG TAPs ו- BIST סופי הם סטנדרטיים רכיבי רכב.

שיטות עבודה טובות עבור VHDL ביישומים של רכב

לאחר שיטות עבודה מבוססות חיוני לפיתוח עיצובים VHDL חזקים, עמידים עבור מערכות הרכב.ההמלצות להלן תואמים עם תקני תעשייה כגון ISO 26262 והנחיות MISRA C (שתרמו כללים דומים עבור VHDL).

קידוד תקני והנחיות עיצוב

סגנון עקבי מקטין את השגיאה האנושית ומקל על ביקורות קוד.אימוץ או ליצור מדריך בסגנון VHDL הכולל:

  • (ב) [15] [15] ויקרא י"ד: ויקרא י"ד:2 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • לוגיקה של איפוס אקספוצי: להבטיח שלכל הצפיפות יש איפוס סינכרוני או מסונכרוני, וכי מדיניות איפוס מתועדת.
  • להימנע ערבוב שעונים עולים ונפילה באותו תהליך כדי למנוע קוצר רוח.
  • שימוש ב-FLT:0 (ב) אמירות של בדיקות זמן שניתן לכבות במהלך הסינתזה.
  • שימוש מוגבל ב- ‘ X’ ו-#8216; Z’ ערכים; בבירור מוגדרים טיפול בסתירה.

ארגונים רבים מתייחסים לתקן הקידוד של אל-dec VHDL או ל-FLT:0 (MISRA) להנחיות של אל-dec VHDL, מה שמרחיב אותם לשפת תיאור חומרה.תקנים אלה אוסרים על בנייה מעורפלת ודורשים תיעוד רשמי של כוונה.

סימבול ו Testbenches

סימבול היא השיטה העיקרית לאמת את תקינות התפקודית.עבור פרויקטים של רכב VHDL:

  • לפתח ערכת מבחן מקיפה הכוללת בדיקות מכוונות, גירויים אקראיים ומקרים פינה.
  • השתמש בכלים כיסוי קוד (לעג, ענף, מצב, FSM) כדי למדוד את השלמות של המבחן. Aim עבור 100% כיסוי לעגמל ו > 95% כיסוי סניף / תנאי על כל בלוקים קריטיים בטיחותיים.
  • בצע זריקה שגויה: סימולציה של זעזועים חד-פעמיים, תקלות תקועות, והפרות תזמון כדי לאמת את מנגנוני הבטיחות מזהים ולהגיב.
  • השתמש ב- VHDL ’s “ לאחר ו-#8221; סעיפים ודור גלפור מודל תזמון קלט מציאותי.
  • אינטגרציה עם צינור אינטגרציה מתמשך (CI) אשר מפעיל סימולציות רגרסיות על כל ביצוע.

המונחים: Verification

אימות פורמלי נדרש יותר ויותר עבור מערכות ASIL D. שיטות הטובות ביותר כוללות:

  • Define נכסים רשמיים (פרטים, הנחות, נקודות כיסוי) עבור כל דרישות הבטיחות.לדוגמה, טענה כי & #8220;brake n ו-Balm p הם אף פעם לא פעיל.
  • השתמש בגישה שכבתית: להוכיח תכונות ברמת בלוק תחילה, ולאחר מכן להוכיח חיבור ואינטגרציה ברמה העליונה.
  • לשלב אימות רשמי עם סימולציה דינמי כדי להתמודד עם עיצובים מורכבים כי הם גדולים מדי עבור הוכחה ממצה.
  • תוצאות רשמיות של הארכיון כחלק מחבילת הראיות ההסמכה.FLT:01Spin SolutionsFLT:1 וספקי EDA אחרים מספקים כלים שיוצרים דוחות תאימות המתאימים ל- ISO 26262 אודיטינג.

טכניקות רדודה

בעת תכנון מערכות מחוסמות ב-VHDL, בצע את ההנחיות הבאות:

  • השתמש בהצהרות (FLT:0)generateFLT:1 כדי ליצור מקרים רבים של מודול עם שכפול קוד מינימלי. לנטרל את מספר הנתיבים באמצעות גנרית.
  • בנפרד את ההיגיון של מצביע / מתווך מן המודולים האדומים כדי לאפשר סינתזה עצמאית ומיקום.
  • עיצוב ההצבעה עצמו להיות לא בטוח: השתמש במצביעים משולשים בגישה של TMR כדי להימנע מנקודה אחת של כישלון.
  • כולל תכונות אבחון המאפשרות למערכת לדווח על אילו מודול אינו מסכים (שימושיות לבדיקה מקוונת ותחזוקה).

מסמכים ועבירות

הסמכה דורשת מעקב מלא דרישות ברמת המערכת למטה לקוד VHDL ותוצאות אימות.הפרקטיקות הטובות ביותר כוללות:

  • הערות סודיות לדרישות בהערות VHDL (למשל, ו-#8211; REQ-1234: CRC אפשר ל- Header הודעה).
  • לשמור על מטריקס מעקב דרישות (RTM) המקשר כל ישות VHDL למטרות הבטיחות שלה.
  • השתמש ב-Git, SVN עם תגים חתומות עבור מועמדים לשחרור.
  • הדור האוטומטי של תיעוד ממקור VHDL באמצעות כלים כמו Doxygen עם מסננים VHDL.

מסקנה

VHDL נשאר שפה בסיסית לעיצוב חומרה דיגיטלית בתעשיית הרכב.היכולת שלה מודל לוגיקה מורכבת, לדמות תנאים קיצוניים ולתמוך באימות פורמלית הופכת אותו הכרחי עבור עמידה בבטיחות (ISO 26262) ודרישות אמינות של כלי רכב מודרניים. על ידי אימוץ סטנדרטים קפדניים, סימולציה נרחבת עם זריקה לקויה, אימות פורמלי ו Redundancy שיטתית, מהנדסים יכולים ליצור מערכות דיגיטליות הפועלות נכון עבור מחזור חיים של מכונית, אפילו בתנאים שליליים.

העתיד של VHDL ב-Cry נראה מבטיח: תקן IEEE 1076-2019 מוסיף תמיכה משופרת עבור גנרים, חבילות ושמות חיצוניים, מה שהופך אימות אפילו יעיל יותר באותו הזמן, דחיפה לכיוון אדריכלות ארגונואל ופלטפורמות ממוחשבות מרכזיות (בקרי דו-חמצני, מחשבים אוטונומיים) ידרוש אפילו יותר עיצובים מתוחכמות יותר של VHDL עבור חיבורים מהירים, אבטחה, מנועי אבטחה, ובטיחות לפקח על טכניקות בטיחות טובות יותר.

לקריאה נוספת, להתייעץ עם ה-FLT:0 (ISO 26262 סטנדרטיתFLT) 1 עבור בטיחות פונקציונלית ו-FLT:2SemiEngineering מאמר על בטיחות הרכב ו- HDL אימותFLT 3 עבור תובנות נוספות.שילוב של VHDL עם כלים רשמיים וארכיטקטורה סובלנית אשמה ימשיך להניע את תעשיית הרכב לרמות גבוהות יותר של אוטונומיה ובטיחות.