המרדף הבלתי פוסק של ביצועים גבוהים יותר במחשוב הוביל חדשנות מתמשכת בארכיטקטורה של המעבד.שני המושגים המשתנים ביותר בעיצוב מעבד מודרני הם superscalar ביצוע ואת RISC-V פתוח-V אדריכלות להגדיר קוד פתוח (ISA) בעוד טכניקות סופרקלאר היו אינסטרומנטאלי בביצועים של CPUs מסחריים במשך עשרות שנים, RISC-V הוא דמוקרטיזציה עיצוב רחב יותר על ידי ביצוע מפרטים ISA זמין באופן חופשי צומת של שני תחומים אלה יוצרוטרנטיים עבור מנהיגים אקדמיים נגישים עבור פונקציות מתקדמות.

אדריכלות סופרסקלאר: המנוע של ביצועים מודרניים

אדריכלות סופרסקלאר מתייחסת ליכולת של מעבד להעביר ולבצע הוראות מרובות בו זמנית בתוך מחזור שעון יחיד.זה מושג על ידי שילוב יחידות פונקציונליות מרובות - כגון יחידות ביצוע, עומס / יחידות בית, ויחידות צף - וניהול תלויות הוראה כדי למקסם את המקבילה באמצעות לוח.לא כמו מעבדים מדרגים פשוטים יותר אשר מעבדים הדרכה אחת לכל מחזור, עיצובים סופרקליים לנצל מקבילות הוראה (I) כדי להאיץ יישומים רק על ידי הגדלת שעון.

« הקשר היסטורי ואבולוציה

הרעיון של ביצוע סופרסקלאר הופיע בשנות ה-80, עם דוגמאות מוקדמות כמו אינטל i960CA ו- IBM POWER1. עם זאת, לא רק באמצע שנות ה-90 כי מעבדים סופרקלאר הפכו למיינסטרים, עם הפין של אינטל Pro ו-K5 של AMD מוביל את המטען.

עיצוב Superscalar

  • (ב) ⁇ :0) ,ההרסה Fetch ו-Decode:031) הוראות מרובות מובאות מכאב כל מחזור ומקודמות למיקרו-פעולה לביצוע.
  • (ב) רנמסינג:0) רנמד: "הרש"ל: 1" (ב) מבטל את התלויות השקריות על ידי מיפוי רישומים אדריכליים לבריכת גדולה יותר של רישומים פיזיים, המאפשר ביצוע מקביל יותר.
  • הוראות סעיף 1 (ב) ניתנות ליחידות פונקציונליות ברגע שהאופרות שלהם מוכנות, ללא קשר לסדר התוכנית המקורי, עם תוצאות שבוצעו על מנת לתקן.
  • (ב) המעבד צופה תוצאות ענף ומוציא הוראות לאורך הדרך הצפויה, ומחק תוצאות על עבירות שגויות.
  • יחידות פונקציונליות של סולט:0 (Multiple Functional Units:03:Earthmetic Logic Units (ALUs), יחידות צף (FPUs), עומס/חנות, ויחידות סניף מאפשרות ביצוע קבוע של סוגים שונים של הוראה.

יעילותו של עיצוב סופר-קליאר תלויה במידה רבה במקבילות ברמת ההוראה והדיוק של אלגוריתמים של חיזוי הענף. מעגלים מורכבים לרישום renaming, reorder buffers, ולוגיקה סוגיה מייצגת אתגרים עיצוביים משמעותיים, במיוחד מבחינת צריכת חשמל ואזור.

סופרסקלאר מול VLIW ו- SIMD

מעבדי Superscalar באופן דינמי הוראות לוח זמנים בריצה, אשר מוסיף מורכבות חומרה אבל מציע תאימות עם בינאריות קיימות.בניגוד, ארכיטקטורות הוראה ארוכה מאוד (VLIW) מסתמכות על המדור למקבילה סטטית, צמצום חומרה מעל ראש אך לעתים קרובות להקריב הרחבות קוד ונדרשת שכפול.D (Sle הוראה, נתונים מרובים) מספק נתונים מקבילים על ידי אותם רכיבי CPU שונים על פני כל אחד, לעתים קרובות.

RISC-V Open-Source Hardware: A Paradigm Shift

RISC-V הוא ארכיטקטורה פתוחה וחופשית שפותחה באוניברסיטת קליפורניה, ברקלי בשנת 2010. בניגוד ל- ISAs קניינית כגון x86 ו-ARM, RISC-V משוחררת תחת רישיונות קוד פתוח סחירים המאפשרים לכל אחד לעצב, לייצר ולשנות מעבדים ללא דמי רישוי.פתיחות זו עוררה תנועה גלובלית הן באקדמיה והן באקדמיה, עם מאות יישומי פעלת מיקרו-בקרה מתקדמים למעבדים מתקדמים.

תכונות עיקריות RISC-V

  • (FLT:0)Modular Designcio:FLT:1 הבסיס Integer ISA (RV32I /RV64I) הוא קטן וקבוע, עם הרחבות סטנדרטיות אופציונליות (למשל, רב-דוד, פעולות אטומיות, נקודת צף, עיבוד וקטור) שניתן להוסיף כנדרש.
  • (ב) ⁇ :0) פשטות ונקיות: 1. RUSC-V מונע את המטען ההיסטורי של ISAs מבוגרים, מה שהופך אותו קל יותר ללמד, ליישם ולאמת.
  • (FLT:0)Extensibility:FLT:1 ניתן להוסיף הרחבות מכס עבור מאיצים ספציפיים דומיין, המאפשר שילוב הדוק של חומרה מיוחדת.
  • (FLT:0)Ecosystem growth growth: 1FLT:1 A מערכת אקולוגית תוססת כוללת ליבות קוד פתוח (למשל, Rocket, BOOM, CVA6), קובצי כלי תוכנה (GCC, LLVM, Linux), וספקי IP מסחריים.

למה RISC-V Matters for Superscalar Design

מבחינה היסטורית, יישום מעבד סופר-קליאר דרש השקעה עצומה ב- IP קניינית, מה שהופך אותו בלתי נגיש לכל, אבל החברות המוליכים למחצה הגדולות ביותר. RISC-V משנה את המשוואה הזו על ידי מתן בסיס חופשי, הניתן למדידה. החוקרים יכולים להתנסות בחופשיות עם מיקרו-ארכיטקטורה סופר-סקלרית, תוך שימת כל דבר מחיזוי לספירת שטח, ללא מחסומים משפטיים או פיננסים.

שם הספר: Superscalar RISC-V Processors

שילוב של ביצוע סופר-קליאר עם RISC-V ISA פותח את הדלת לביצועים גבוהים, מעבדים מותאמים אישית שיכולים לכוון מגוון רחב של יישומים.הטבע הפתוח של RISC-V מאפשר למעצבים להתאים תכונות סופרקלריות - כגון רוחב נושא, עומק צינורות, ותערובת פונקציונלית יחידה - לביצועים ספציפיים דרישות כוח.

אתגרים טכניים ב-Mering Superscalar ו- RISC-V

עיצוב הליבה של RISC-V אינו טריוויאלי.הפשטות של השב"כ עוזרת, אבל לוגיקה סופרקלרית מציגה מורכבות משמעותית:

  • (FLT:0) ,Dependency Checking: FLT:1 Out-of-order ביצוע דורש מעקב תלותי מדויק, אשר הופך מורכב יותר עם רוחבי נושאים רחבים יותר.
  • (FLT:0)register Ranaming:FLT:1RioSC-V של קובץ הרישום האדריכלי של RISC-V הוא קטן (32 אינץ ') ו-32 רישומים צפים כברירת מחדל), אבל בריכת הרישום הפיזי חייבת להיות הרבה יותר גדולה כדי לתמוך מחוץ להוצאה להורג, עלייה באזור ובכוח.
  • (FLT:0) חיזויBranch: FLT:1 , RISC-V של טיפול פשוט יחסית זרימה (למשל, ללא רישום קוד מצב) מפשט כמה היבטים, אבל צופים מדויקים נשארים קריטיים למניעת דוכני צינורות.
  • (FLT:0)Verification Complexity:FLT:1, לוגיקה סופרקלאר קשה מאוד לאמת.המפרט הרשמי של RISC-V ו- Open-source test תשתיות עזרה, אך סימולציה נרחבת ושיטות פורמליות עדיין נדרשים.

Superscalar RISC-V Implementations

BOOM (Berkeley Out-of-order Machine)

פותח על ידי אוניברסיטת קליפורניה, ברקלי, BOOM הוא צינור סופר-קליד מאוד, מחוץ לזמין סופרסקלאר RISC-V הליבה שנכתב בצ'יזל.זה מיישמת צינור סופר-קלאר קלאסי עם יחידות פונקציונליות מרובות, רישום פיזי, וניתן להגדיר מחדש bum כדי להיות מסובבים מ 2 עד 4 הוראות למחזור ושימשו כדי פיתוח של מעבד אחד של קוד פתוח.

CVA6 (לשעבר אריאן)

CVA6 הוא מעבד קוד פתוח 64 סיביות RISC-V יישומי התומך בהנפקה כפולה, בצינור סופר-קלאר מסדרה.למרות שהוא אינו מיישם את ביצוע ההזמנה, עיצוב הדו-שיח שלו משתפר באמצעות קידוד וביצוע עד שתי הוראות למחזור כאשר ההסתברות ל- CVA6 כבר רשמה בהצלחה במספר SoCs והוא בחירה פופולרית עבור מערכות אחסון RISCV.

אחרים באקדמיה ובתעשייה

כמה קבוצות מחקר וסטארט-אפים פיתחו את הליבה העל-ספרית שלהם RISC-V הליבה של RISC-V. לדוגמה, את ה- FLT:0SonicBOOMIRFLT:1 מוסיף חיזוי ענף מתקדם ותאגידים מסדרים מחדש גדולים יותר כמו FLT:2Si FiveFLT 3:FLT 3 ו-FLT:4Esanto TechnologiesLTF:5 כוללים מרכיבים סופר-מעבדים מסחריים שלהם, אם כי לעתים קרובות עדיין ביישומיים מסחריים.

היתרונות של שילוב Superscalar ו RISC-V

סינרגיה בין שני המושגים הללו מניבה הטבות משמעותיות שמניעות אימוץ הן במחקר והן בפיתוח המוצר.

עלויות-אווירה וצמצום גדרות כניסה

ISAs קניינית מסורתית דורש רישיונות יקרים עבור עיצוב הליבה וכלים יישום. RISC-V מבטל עלויות אלה, המאפשר סטארט-אפים, אוניברסיטאות ואפילו תחביבים לתכנן ולרומם שבבים סופרקלאר.הזמינות של קוד פתוח-מקור RTL (רמת העברה רשמית) קוד ליבות כמו BOOM פירושה שקבוצה עם גישה לכלים סטנדרטיים של EDA יכולה להתחיל להתנסות עם טכניקות סופרקלריות באופן מיידי.

אופטימיזציה של ביצועים

יכולת ההתעלות של RISC-V מאפשרת למעצבים להוסיף הוראות מותאמות אישית או לשנות את המיקרו-ארכיטקטורה כדי להאיץ עומסי עבודה ספציפיים. הליבה של RISC-V ללמידה מכונה, למשל, עשויה לכלול יחידות וקטורות מיוחדות או מאטרקס להכפיל את ה-Accelders, בעוד ליבה של רשתות יכול להדגיש את תחזית הענף עבור קוד כבד שליטה.

הזדמנויות חינוכיות ומחקר

עיצוב סופרסקלאר לימד באופן מסורתי באמצעות סימולטורים סגורים או ליבות מיושנות.עם RISC-V, התלמידים יכולים ללמוד, לשנות, ואפילו לקליט מעבד סופרקלאר אמיתי.חוויה זו על הידיים היא בלתי נסבלת לאימון הדור הבא של ארכיטקטים ממוחשבים.מסמכים אקדמיים הלומדים חידוש של לוח זמנים, נמוך כוח רענון, או טכניקות חיזוי ניתן לאמת על גבי חומרה, לתרגום מקודש, לתוך תרגול של מחקר.

שיתוף פעולה ומערכת אקולוגית פתוחה

טבע הקוד הפתוח של RISC-V מעודד פיתוח משותף. ארגונים מרובים יכולים לתרום לליבת סופר-קלאר משותפת, שיפור הביצועים שלה, צמצום באגים, ולהרחיב את מערך המאפיין שלה.סוויטות אימות משותפות ורחבות סטנדרטיות לטפח יכולת הדדית, ומאפשרות למפתחים לערבב ולתאי ליבה ממקורות שונים.

אתגרים ומחקר מתמשך

למרות התחזית המבטיחה, מכשולים משמעותיים נשארים בעשיית מעבדי Superscalar RISC-V בעלי יכולת רווח רב.

כוח ואנרגיה

לוגיקה סופר-קלזאר מחוץ לזמין היא חד-משמעית כוח-שנאה בשל מבנים מורכבים כמו buffer reorder, לרשום מפה בשם, ו Wakeup /select Logic. for מוטב ויישומים ניידים, מגבלות כוח עשויות להקל על עיצובים סופר-קלאר או עיצובים חד-פעמיים.מחקר לתוך מיקרו-ארכיטקטורה יעילה באנרגיה, כגון ספציפי לתחום מחוץ לסדר או "אורות" מתמשך.

עיצוב ותיקון Effort

גם עם קוד פתוח RTL, אימות מעבד סופר-קליאר הוא משימה מסיבית.אימות פורמאלי של צינורות מחוץ ל-CE נשאר אזור מחקר פעיל.הקהילה בונה מסגרות אימות משותפות (למשל, RISCV-DV, בדיקות עינויים) אבל כיסוי עדיין אינו מקיף.

מערכת אקולוגית Maturity

בעוד ש- RISC-V תמיכה בתוכנה גדלה, היא מתעמדת מאחורי x86 ו-ARM. Compilers ומערכות הפעלה לא יכולות לנצל באופן מלא את היכולות העל-קלאר של הליבה המותאמות אישית.לדוגמה, על המדפים להיות מכוונים להנחיות ביעילות עבור רוחב צינורות מסוים ותצורה פונקציונלית יחידה.המערכת האקולוגית משתפרת במהירות, אך לקוחות ארגוניים עשויים להסס עד שהתמיכה היא חזקה.

תחרות עם אדריכלות מבוססת

מעבדי x86 ו- ARM יש עשרות שנים של אופטימיזציה ושל מיליארדי דולרים בהשקעות.A הדור הראשון סופרסקלאר RISC-V הליבה של קבוצה אקדמית לא יכול להתאים את הביצועים של Apple M3 או Intel Core i9. עם זאת, הפער הוא צר להופעה לטווח בינוני, ואת הגמישות של RISC-V עשוי לספק יתרונות בתחומים מיוחדים שבהם שיפור ביצועים גרפיים מותאם אישית על פני קשקשים.

אפשרויות לעתיד: היכן סופרקלאר פוגש את קוד פתוח-Source

הצומת של אדריכלות סופרסקלאר ו RISC-V הוא מוכן להניע חדשנות על פני תחומים מחשוב מרובים.

מחשוב גבוה (HPC)

RISC-V של הרחבה וקטור (RVV) בשילוב עם ביצוע סופרקלאר יכול לאפשר מעבדים HPC תחרותי. פרויקטים כמו יוזמת תהליכים אירופיים לחקור RISC-V עבור מחשוב אקסקלי. קוד פתוח ליבות סופרקלאר ניתן להתאים אישית עבור עומסי עבודה מדעיים, שילוב יחידות SIMD רחב ותנועת נתונים יעילה.

אינטליגנציה מלאכותית ולמידה של מכונות

מאיצים AI רבים מסתמכים על מיקרו-ארכיטקטורה אישית.A superscalar RISC-V הליבה יכול לשמש מעבד בקרה גמיש בתוך מאיץ ML גדול יותר, טיפול בתזמון, טיפול בנתונים, טיפול יוצא דופן תוך כדי להקות ייעודיות לבצע חישובים רבים.היכולת להרחיב את ISA עם פעולות ממטריקס מותאם אישית הופכת את השילוב הזה אטרקטיבי במיוחד.

מערכות צוק ו- Embedded Systems

אפילו מערכות משובצות בעלות כוח נמוך נהנים מיכולת סופרקלרית צנועה. ליבת דו-תכליתית מסדרה יכולה להציע הישגים משמעותיים על עיצוב סקארית יחיד ללא עונש הכוח של לוגיקה מלאה מחוץ למסדר. RISC-V של מודולריות פירושה יצרנים יכולים ליצור משפחה של ליבות - ממיקרו-בקרים פשוטים ועד מעבדי סופר-קלייר מורכבים - מאותה ארכיטקטורת בסיס, תוכנה הקלה.

Open-Source Hardware Revolution

(המערכת האקולוגית בוגרת), אנו עשויים לראות את הופעתה של superscalar מבוסס-V צ'יפס מבוסס-בסיס דומה לפרוייקט קוד פתוח כמו לינוקס שינתה את ערימה התוכנה כבר, ה-FLT:0RISC-V InternationalvyFLT 3 תומך בארגוני עבודה המתמקדים במעבדים בעלי ביצועים גבוהים.

מסקנה

הצומת של אדריכלות סופר-קלזאר ו- RISC-V פתוח-source מציין פרק חדש בעיצוב מעבד. על ידי שילוב היתרונות של ביצוע הוראה מרובים מחזור עם החופש והגמישות של ISA פתוחה, מהנדסים וחוקרים יכולים ליצור מעבדים יעילים מאוד, מותאם אישית שהיו בעבר מחוץ להישג ידם. בעוד אתגרים בשלטון, אימות, ומערכת אקולוגית נשארים, קצב החדשנות המהיר של RISC-V מציע קהילה זו תהיה פתוחה כדי להתגבר על ביצועים.