מהר מאוד Analog-to-Digital Converters (ADCs) הם הגשר הקריטי בין העולם האנלוגי של חיישנים לבין התחום הדיגיטלי של מעבדים. במערכות החל מכ"ם ורדיו המוגדרים תוכנה הדמיה רפואית ורכישת נתונים במהירות גבוהה, נאמנות של התפוקה הדיגיטלית תלויה ישירות בתזמון של תהליך הדגימה גבוהה.

הבנת Jitter in Depth

(ב) [[המאה ה-20]], [[1924]]]], [[1924]]]]]], [[1924]]]], [[1924]]]]]], [[1924]]]]]]]], [[1924]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]], [[1924]]]]]]]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]], [[1924]], [[1924]]]], [[1924]], [[1924]], [[1924]], [[1924]]]]]]]]]], [[1924]]]], [[1924]]]]]]]], [[1924]]]]]]]], [[1924]]]]]]]]]] [[[[1924]], [[

(ב) ויקרא י"ד:2 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

שם ⁇ FLT:0jitterFLT 1 הוא הrms jitter. שגיאה זו מפחיתה ישירות את יחס האות-לכאורה (SNR), אשר ניתן להשוותו כ:

(ב) ויקרא י"ד): "וַיְהִיאֶתְמַרְתָּבְהִיתִיתִיתִיתִיתִיתִיתִי" (ב)

עבור קלט 100 MHz עם 0.5 ps rms Jitter, ה-SNR מוגבל ל 70 dB - רחוק מתחת לקומה הרעש הקוונטי של 12 סיביות ADC. כמו עלייה בתדרי קלט, ג'ייטר הופך למקור הרעש הדומיננטי.

מקורות של Aperture Jitter

  • (FLT:0)Clock Source שלב Noise:FLT:1 The oscillator אשר יוצר את השעון המדגם יש רעש שלב טבועה, אשר מתורגם ישירות לתוך תזמון ברגע דגימה ADC.
  • (ב) ⁇ :0) התפלגות נתיב: 1FLT:1 Buffers, עקבות, דרך, מחברים ברשת חלוקת השעון להוסיף ג'יטר באמצעות איסוף רעש, חוסר התאמה, והפסקת אי-אידאלי.
  • (ב) אספקת החשמל Noise:0) 1FLT:1 תנודות וולטאז על רכבת האספקה האנלוגית של ADC מאמת את הסף ועיכוב של מתג הדגימה הפנימית, המציג ג'טר.
  • (FLT:0)Substrate ולוגיקה Noise:cioFLT:1 פעילות של ליבות דיגיטליות, מנהלי פלט, או ערוצים סמוכים יכולים להתחבר למעגל המעשן.
  • (FLT:0)Sample-and-Hold non-Idealitiesities: FLT:1 רוחב הפס הסופי ולא לינאריות של המגבר של המסלול-וחזק יכול אינטראקציה עם שגיאות תזמון כדי לייצר ג'טר יעיל.

מקורות אלה הם לעתים קרובות תוספים; תקציב ג'ייטר מערכת חייב להיות משותף ביניהם.ב.ב., אנו מפרטים טקטיקות ספציפיות, ניתנות לפעולה כדי להפחית את כל התרומה.

אסטרטגיה 1: עיצוב מערכת השעון

בחרו ב- Ultra-Low-Phase-Noise Oscillator

מקור השעון הוא הבסיס לתזמון הדגימה (עבור ADCs מהיר במהירות גבוהה, להשתמש oscillators קריסטל העליון (XO) עם רעש בשלב למטה -155 dBc /Hz ב 100 kHz, או תנור מבוקר גבישים אחוריים (OCXO) עבור יישומים קריטיים טמפרטורה.

המונחים: differentmize time Phase Noise

אות השעון צריך להיות נתב באמצעות קו שידורים חד-ממדי (למשל, LVDS, LVPECL, או CML) כדי להפחית את הזרקת רעש משותף-מוכח. שמור על עקבות השעון קצר ככל האפשר ולהשתמש באימפולס מבוקר (50 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

יישום Jitter-Cleaning PLL

כאשר השעון המערכת חייב להיגזר מהפניה רועשת (למשל, ממטוס אחורי או FPGA), להאכיל אותו דרך FLT:0jitter ניקוי (FLT:1) מכשירים אלה משתמשים בפס צר PLL כדי לסנן רעש בשלב גבוה של שלב קידוד ולאחר מכן להכפיל את השעון הנקי לקצב הדגימה הרצוי.

אסטרטגיה 2: בחירת ADC ואדריכלות

בחרו ADCs עם Aperture נמוך

(הופנה מהדף ADCs) תוכנן עם מתג מתקדם:0 (0) מדגימות ל-ADCsampling topologiessuaFLT:1 (למשל, מתגים מפוספסים, ⁇ או עיגולים מבוססי SiGe) המפחיתים את התזמון של פרמטר מהיר של טרשת נפוצה (DPS) לעומת LT5 {\displaystyle \ LT2F} מ-R.

אדריכלות: Time-Interleaved Architectures with Caution

(ה-Time-interleaved ADCs להשתמש במספר רב של תת-ADCs דגימה בשלבי השעון המפוזרים כדי להשיג שיעורי מדגם מצטבר גבוה יותר.עם זאת, פגמים בשלב השעון, רווח, וגיל התזמון בין תת-ADCs לייצר פיגמנטים כי degrad SFDR.אם באמצעות ADC מדבק, להבטיח את הספק מספק על-chip סגסוגת או לנטרל את הרקע הדיגיטלי הגבוה ביותר:

בדיקת מדד ADC Jitterment ב-Datasheet

לא כל גליונות הנתונים נפרדים ממקורות רעש אחרים.חפש מדידות שבוצעו עם ההרחבה:0 ultra-low-jitter שעון מקור ההרחבה 1 (למשל, Crystal CVHD-950 או Wenzel 501-30376) ובתדירות הקלט האנלוגיה המלאה.

אסטרטגיה 3: PCB Layout and Signal Integrity

השתמש במטוס קרקע ייעודי ו-Liout

מוצק, בלתי מעצורים (FLT:0) המטוס הקדמי של ההרחבה 1 (ADC), אוסטרטור שעון, וסוף חזית אנלוגי הוא חובה.חלק את ה- PCB לתוך אנלוגי, דיגיטלי וסעיפים כוח.לעולם אל תצמידו עקבות דיגיטליות על פני האזור האנלוגי. Place all the clock and אנלוגי נתיבי אות על שכבה אחת (עדיף או למעלה) כדי להימנע באמצעות הצגתם טקטית בניכויים באמצעות שימוש כפול, אם הם נמצאים בדרך כלל דרך רצפה או נמוכה יותר, אם הם משתמשים בהם שימוש ברצפה אחת.

מגן על השעון

יש להזיז את עקבות השעון כ-FLT:0 מקבילות מקבילות מדרגה ראשונה עם שומרי קרקע משני הצדדים (באמצעות λ/10 של רכיב התדר הגבוה ביותר) אפילו קו שעון אחד צריך להיות גל קונדר קרקעי מונחה עם הקרקע באמצעות תפרים את השכבה העליונה אל המטוס.זה מקטין את המעבר בין אותות דיגיטליים הסמוכים, אשר יכול להזריק ג'טר.

כוח אספקה

רעש כוח-supply משנה את סף מתג הדגימה, התווסף ישירות לג'ייטר הצמצם. השתמש בשילוב של רוב הציפוי אלקטרוליטי (10–100 מיקרוF), קרמיקה (0.1 μF, 1 μF, 10 μF) עם התנגדות סדרה נמוכה (ESR), וטקס להיותad או נמוך-dropout רגולטורי (LD) ל-ALCF) ל-ALCD התחתון ל-A.

שמור על נתיבי אות קצרים ומתוכים

(ב) יש להשוות בין מספר רב של מילימטרים כדי להימנע מזחלות; עקבות ארוכים יותר מגבירים את הרגישות לרעש ולהגדיל את הג'יטר המושרה התרמית:0 (0)50 מיקרו-סטריפראטים של ⁇ FLT:1 או FLT:2striplineFLT 3 עם סיום נכון.

אסטרטגיה 4: Analog Front-End Design

אופטימיזציה לנהג Amplifier

המגבר שמניע את ADC חייב להיות מספיק רוחב פס, רעש נמוך, וקצב גבוה סלסולי יכול להציג שגיאות תזמון כי לחקות Jitter. בחר a <חזק> פס רחב לגמרי שונה לחלוטין מגבר (FDA) עם מוצר רוחב פס רווח (GBW) לפחות שלוש פעמים את קצב מדגם ADC.

הוסף מסנן אנטי-אליות

(ב) לפני ה- ADC מגביל את רוחב הפס של אות הקלט (ב) זה מועיל משתי סיבות: הוא מקטין את שיעור הזינוק המקסימלי של האות, ובכך מוריד את השגיאה המתח הנגרמת על ידי ג'טר מסוים; והוא מונע רעש גבוה מסמן נמוך יותר מתדירות של LT-%:0 עקיפה מסנן של 1 או LT2 LT2 פעיל:

קחו לדוגמה את Amplifier (SHA) for אקסטרה Isolation

כמה יישומים משתמשים חיצונית (FLT:0) ,and-hold amplifierFLT:1 לפני ADC לספק קצה מפצה נקי יותר.The SHA מונע על ידי אותו שעון נמוך (או ייעודי) נמוך ג'יטר.זה יכול לבודד את ADC מרעש הקלט האנלוגי ולספק ריצוף מהיר יותר, אבל זה מוסיף, כוח, מורכבות עבור יישומים קיצוניים (לעתים).

אסטרטגיה 5: טכניקות פרסום פוסט-תוצאות

עקבו אחרי Multiple Conversions

אם האות חוזר (למשל, בסביבת מבחן או מכ"ם FMCW), קיצור של דגימות מרובות מקטין את הרעש המושרה על ידי שורש הריבוע של מספר הממוצעים.זה עובד הכי טוב כאשר הג'ייטר הוא באמת אקראי.

פילטר להפחתה של Out-of-Band Noise

מאחר ורעש ג'ייטר הוא פרופורציונלי לסימן מסה, הוא מתפשט על פני ספקטרום התדר.עם זאת, עבור אותות פס צר, מסנן דיגיטלי (למשל, מסנן גבוה של להקות) יכול להסיר רעש ג'טר מחוץ לאות העניין, שיפור בפס SNR זה מעודן במערכות כמו FLT:0דיגיטליים מטהרים (DDC) מפלט 1:1 בתוך FPG.

שוויון הסתגלות ותיקון

אלגוריתמי תיקון דיגיטליים מתקדמים יכולים להעריך את הג'יטר מתבניות ידועות (למשל, טון טייס) ולהכפיף את תרומתו.עבור זמן-intersidessed ADCs, לולאות דיגיטאליות של תזמון דיגיטלי הן נפוצות.חלק מה- ADCs מציעים ב- FLT:0דיגיטלי רקע ריצוף 1:1 של שגיאות צמצם.

שיקולים מעשיים ומסחר

עלויות לעומת ביצועים

ה- OCXO וה-Jitterer ICs יכולים לעלות מאות דולרים. במערכות רבות, פשרה מגיעה: להשתמש ב-TCXO טוב (מסוגל מתואם) עם גל PLL משולב, המציע <0.5 pLLGates jitter עבור 20.עבור PCB, לוח של 4 שכבות עם מטוס חזק ואווירה יעילה יותר; אלא אם כן מילימטרים נקיים יותר של עלויות נמוכות של מטוס.

כוח דיסיפוציה

חלוקת שעון נמוכה-ג'יטר משתמשת לעתים קרובות ב- CML במהירות גבוהה או LVPECL buffers שמבטלים 100-200 mW כל אחד.אם כוח הוא קריטי (למשל, כלי רכב ניידים מטופחים בסוללה), להעריך אם המערכת יכולה לסבול מעט גבוה יותר במהירויות שעון נמוכות יותר, או להשתמש ב-HCSL buffer נמוך יותר.

השפעות ארסיות

שינויים בטמפרטורות משפיעים על רעשי שלב של אוספי שעון (במיוחד TCXOs לעומת OCXOs) ואת המאפיינים הפנימיים של נתיב דגימת ADC.להבטיח מקור השעון ו- ADC נמצאים בסביבה יציבה תרמית.עבור מערכות בעלות גבוהה, השתמש בגרלה של טמפרטורות יתר כדי להסתגל לסחף.

נושאים מתקדמים: Measuring and Quantifying Aperture Jitter

כדי לוודא שאסטרטגיות הפחתת הג'יטר שלך יעילות, אתה צריך מדידה מדויקת.

  • (FLT:0) בייסט סינזואידית Histogram Testeur:FLT 1:1 החל סינוס נקי של תדירות ידועה למדוד את הרטוגרמה של קודים.
  • (ב) [[1924]]]] [[1924]]]]]]]] [[1924]]]]]]]] [[1924]]]]]] [[1924]]]]]]]] [[1924]]]]]]]]]]]]]]]] [[1924]]]]]]]]]]]]]]]]]]]] [[1924]]]]]]]]]]]]]] [[1924]]]]]]]]]]]]]]]]]]]]]]]] ו[[1924]] [[1924]]]]]] [[1924]]]]]]]]]]]]]]]]]]]]]] [[1924]] [[1924]] [[1924]]]]]]]]]]]]]]]]]] [[1924]]]]]]]]]]]] [[1924]] [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]] [[1924]] [[1924]]]]]]]]]]]] [[1924]]]]]]]]]]]]]]]] [[1924]]]]]]]] [[[[1924]]]] [[[[1924]]]]]]]] [[[[1924]]]]]]]] [[[[1924]]]]]] [[[[1924]]]]]]]] [[[[1924]]]]]] [[[[1924]]]]]]]] [[[[[[[[1924]]]]
  • (ב) [15] 2-Tone IMD Test: FIRLT:1) החל שני גוונים למדוד את עיוות הניקוד; Jitter גורם קומה מסוימת שעולה עם תדירות.
  • (FLT:0)Direct Jitterment: FLT:1ir השתמש אוקטילוסקופ מהיר עם ג'ייטר נמוך (למשל, רוחב פס 40 GHz) כדי למדוד את קצה השעון של ADC ולחדד את ה- jitter ישירות.

לקריאה נוספת, IEEE מציעה:0 (המדריך ל- ADC) כולל Jitter CharacterizationFLT:1.

מסקנה

Jperture הוא מגביל ביצועים יסודיים במערכות ADC מהירות גבוהה, אבל זה לא מכשול בלתי ניתן למדידה. על ידי בחירת מקור השעון והפצה, בחירת ADC עם ג'ייטר נמוך, עיצוב פריסה נקייה, אימות קצה החזית האנלוגי, תוך הפעלת תיקון דיגיטלי שבו ניתן להשיג SNR ו- ENOB מפרטים גישה למגבלות התיאורטיות של המפתח הוא טיפול אותות אלקטרו-אופטימיים עם תזמון מהיר - לאחר מכן - החל מ-קו-הטווח בטוח - עם תזמון גבוה - לאחר מכן - עם תזמון - לאחר מכן - עם תזמון מהיר - עם תזמון - כלומר, עם תזמון מהיר - כלומר, עם תזמון - עם תזמון מהיר - עם תזמון - כלומר, עם תזמון מהיר - עם תזמון - עם תזמון מהיר - עם תזמון - עם תזמון מהיר - עם תזמון - עם תזמון מהיר - כלומר, עם תזמון מהיר - עם תזמון מהיר - כלומר, עם תזמון מהיר - עם תזמון מהיר - עם תזמון מהיר - עם תזמון מהיר - כלומר, עם תזמון מהיר - כלומר, עם תזמון מהיר - עם תזמון מהיר - עם תזמון - כלומר, עם תזמון מהיר - עם תזמון מהיר - כלומר, עם תזמון מהיר - עם