אסטרטגיות להורדת כוח הנחה במודולים אופטיים

אסטרטגיות להורדת כוח הנחה במודולים אופטיים

מודולי מקלט אופטיים הם אבני בניין בסיסיות במערכות תקשורת סיבים אופטיות מודרניות, המרת אותות אור הנכנסים לתוך זרמי נתונים חשמליים. כמו רשת מאיצה עלייה ופריסת בקנה מידה ממרכזי נתונים למטרופולין ורשתות ארוכות-האול, הכוח הנצרכים על ידי מקלטים אלה הופך גורם קריטי ביעילות האנרגיה הכוללת של מערכת ואופטימיזציה תפעולית. הקטנת צריכת החשמל במודולים אופטיים ללא רגישות, רוחב פס, או אמינות היא תכונה מורכבת הדורשת של מקורות אנרגיה אופטיים, תוך שמירה על ידי פיתוח משמעותי של תפקודים ברמת תפקודים.

הבנה של צריכת חשמל במודולים של מקבל אופטי

מודול מקלט אופטי טיפוסי מורכב ממגרש פוטודקטור (PIN photodiode או avalanche photodiode), מגבר טרנססרמפנס (TIA), מגבר מגביל או שווה, שעון ו שחזור נתונים (CDR) ואבני תמיכה שונות כגון דור הטיה, ניטור ובקרה לוגיקה.כל שלב תורם לתקציב הכוח הכולל, אשר לעתים קרובות נע בין מאות מקלטים למולנרים מודרניים.

הפוטודקטור עצמו צורב כוח מינימלי אבל מתח ההטיה הנדרש עבור photodiodes avalanche (APDs) יכול להוסיף מעל הראש במעגל הדור ההטיה.TIA הוא בדרך כלל הצרכן הבודד הגדול ביותר, שכן זה חייב לספק רווח גבוה על רוחב פס רחב תוך עמידה ברעש ומטרות לינאריות. psequsequent, במיוחד CDR וכל עיבוד אותות דיגיטליים (DSP) להשוואה או פיזור, להוסיף פיצוי משמעותי.

גורמים המשפיעים מאוד על צריכת החשמל כוללים:

• (FLT:0Data rateFLT:1): שיעורי הבשור הגבוהים דורשים מעגלים רחבים יותר רוחב פס, אשר בדרך כלל צורכים יותר כוח עקב עלייה טרנסיסטורים וטעינה parasitic.
• דרישות רגישות להפחתה: 0Sרגישות דורשות עלייה משמעותית של מקבלי מקלט נמוך יותר ורעש נמוך יותר, אשר יכול להגדיל את זרמי ההטיה.
• (ב) ,0) ,(Channel CountaFLT:1: Multi-lane המקלט (למשל, 8×100G) מכפילים את הכוח לערוץ באופן ליניארי.
• (FLT:0 ;00 Temperature טווחFLT:1: מודולים המיועדים למגוון רחב של טמפרטורה (למשל, 40 מעלות צלזיוס ל +85 ° C) עשויים לכלול פיצוי טמפרטורה של כוח-hungry.
• (FLT:0) פורמטים מתקדמים של Modulationmia FLT:1: מקלטים קוהרנטיים באמצעות DP-16QAM או הזמנות גבוהות יותר דורשים יותר DSP מורכב וכוח אוסטר המקומי גבוה יותר.

הבנתם של אלה היא הצעד הראשון בבחירת והטמעת טכניקות יעילות לצמצום חשמל.

מפתח Power Domains in the Optical Acceptr

כדי לייעל ביעילות, מהנדסים חייבים לזהות את צרכני הכוח הדומיננטיים.החזית הקדמית של TIA בדרך כלל צורכת 30–50% מכוח ה- CDR וכל בלוקים שווים עשויים לקחת בחשבון 20-30% נוספים, בהתאם לאדריכלות. מעגלי Bas, לפקח על תמונות והחלפת לולאות כולל את השאר.

אסטרטגיה 1: בחירה משלימה עם כוח נמוך וטכנולוגיות מתקדמות

הדרך הישירה ביותר להפחית את צריכת החשמל היא להשתמש במרכיבים המיועדים להפעלה בעוצמה נמוכה. מודרני photodiodes, TIAs, ו CDR שבבים זמינים בתהליכים מתקדמים למחצה (למשל, SiGe BiCMOS, 28nm CMOS, 7nm FinFET) המציעים מהירות משופרת באספקת נמוך יותר וצמצום Capacitances parasitic.

ספקים בולטים לעתים קרובות לספק מצבי חשמל מרובים או הגדרות סבירות.לדוגמה, רבים TIAs לאפשר התאמה של רווח, רוחב פס, ופלט נדנדה באמצעות מתנגדים חיצוניים או IveFLT:0203FLT:1C רישומים. על ידי תצורת TIA עבור רוחב הפס המינימלי (למשל, מספיק כדי להעביר את האות עם התערבות משמעותית) ואת המרחק הנמוך ביותר להפחתה של 10.1% יכול לקבל את הפחתת כוח זה במיוחד כדי להשיג תפוצה מלאה.

צמתים מתקדמים גם מאפשרים שילוב של פונקציות מרובות (TIA, הגבלת amp, CDR) לתוך שבב יחיד, חיסול ממשקי כוח בין-hungry וצמצום של קיבולת עומס טפילי.אינטגרציה כזו הופכת נפוצה ב 400G ו-800G transceivers, שבו מודולים רב-צ'יפ (MCs) או photonics co ארוזים עם CMOS יתרונות משמעותיים.

דוגמה: נמוך-Voltage PIN/TIA

מגמות התעשייה ל 1.0 V ואפילו 0.8 V אספקת מסילות למקבלי מהירות גבוהה כבר ניתנו על ידי FinFET וטכנולוגיות מתקדמות SiGe HBT. A 1.0 V TIA יכול להשיג רוחב פס דומה וביצוע רעש כמו מתגי 3.3 V מסורתיים, תוך כדי ציור פחות ממחצית הכוח. בשילוב עם קיבולת נמוכה של רזולוציה PIN photodiode (למשל, 50F של 150F), כולל מקלט ל-FD) ל-RIRCrepS (RICF) הוא 2.

אסטרטגיה 2: ניהול חשמל דינמי והתאמה

לא כל הקישורים האופטיים נושאים תנועה ברציפות. ברשתות מרכז הנתונים, ניצול קו יכול להשתנות באופן נרחב, וחיבורים רבים הם idle או טעון בקלות עבור תקופות משמעותיות. ניהול כוח דינמי מנצל תקופות אלה של idle על ידי צמצום או הפעלת כוח לבלוקים מסוימים.

• <חזק> מצבי טעינה>: המקלט ניתן להציב במצב כוח נמוך כאשר שום אות אופטי אינו נוכח.שעון מעגלים של Wakeup קיבלו רמות כוח ופעולה מלאה ניתנת להתחדשות בתוך זמן מנעול מוגדר (למשל, < 1 μs) זה שימושי במיוחד במערכות מתפוצות וקישורים Ethernet יעילים באנרגיה.
• (FLT:0) הטיה יוצאת דופן של TIAIRFLT:1; זרם ההטיה של TIA יכול להיות בקנה מידה למטה כאשר אות קלט חזק (למשל, מרחק קצר או ירידה נמוכה) גלאי כוח על שבב מודד את הכוח האופטי המתקבל (ROP) ומתאים את ה- TIA'squiescent הנוכחי ולהשיג בהתאם לטכניקה זו יכול לחסוך ב- 302 של כוח ליניארי בעת שמירה על כוח גבוה.
• (FLT:0) שעון דינמי מאגד 1:1: בלוקי CDR ו DSP עשויים להשתמש שעון מתפתל לשעון בלתי פעיל או רכיבים לעיבוד לא מנוצלים.
• (FLT:0) ייצור הטיה של הטיות אינטליגנטית 1FLT: מתחים באס עבור APDs ניתן להתאים על בסיס טמפרטורה וגיל באמצעות מיקרו-בקרים בעלי כוח נמוך, הימנעות הטיה קבועה הגרועה ביותר שצריכה כוח נוסף על המרת הטיה.

(FLT:0) מחקר בתחום של שילוב אופטי בין-קישורים (FLT) 1) הראה תוכניות ניהול חשמל דינמיות להפחית את כוח המקלט הכולל על ידי עד 40% תחת דפוסי תעבורת מרכז נתונים טיפוסיים ללא השפעה על אובדן החבילה או הטיות. תוכניות אלה יעילות ביותר בשילוב עם ניהול אנרגיה ברמת הקישור (למשל, IEEE 802.3az Energy-Efficient Ethernet).

דרישות יישום עבור התאמות

הטיה הסתגלות דורשת מעגלי בקרה נוספים ולולאה משוב שעשויה להציג מורכבות.החיסכון בכוח חייב לעלות על ראש המפקח על הכוח ולשלוט בהגיון.עבור TIAs מודרני ב CMOS קו דק, את המוניטור והשליטה הדיגיטלית ניתן לשלב עם מעט מאוד גבוה יותר (< 1 mAG לכל נתיב) האתגר המרכזי הוא שמירה על מעצבי הלולאה ולהבטיח כי שינויים במהלך שינויים הטיה אינם גורמים לשגיאות קלות (Hykeyke) עם אלגוריתם אוטומטי של אלגוריתם פתוח כגון אלגוריתם (Hi) עם אלגוריתם מאובטח (Hy) עם אלגוריתם פתוח (Hy) עם אלגוריתם) עם אלגוריתם איטי של אופטימיזציה של אלגוריתם (Hyster) עם אלגוריתם (Hy) עם אלגוריתם) עם אלגוריתם) עם אלגוריתם פתוח עם אלגוריתם (Hykeit) עם אלגוריתם מאובטח כעת).

אסטרטגיה 3: עיבוד אותות

אבני עיבוד אותות במקלט - במיוחד שווה, פיזור פיצוי, גלאי שלב CDR, ו-Clear decoding - לקחת חלק משמעותי של כוח מוחלט ב transceivers במהירות גבוהה. הקטנת העומס חישובי תוך שמירה על ביצועי bit-טרור (ER) הוא מטרה ראשונית.

אדריכלות שוויונית

עבור קישורים קצרי-הפחתת (< 10 ק"מ), שוויון מתקדם עשוי להיות מיותר. בחירת מקלט עם שווי השוויון רק מזון מראש (FFE) וללא הזנת החלטות שווה (DFE) יכול ללטף את כוח DSP. בדומה, החלפת שולי הילוך ארוך טווח עם מרווחים זמניים קלים יותר (CTLE) מקטין את דרישות ADC.

שעון וחיסכון באנרגיה

מעגלים CDR המבוססים על לולאות שננעלו בשלב (PLLs) יכולים לצרוך 10-30 mW לכל נתיב ב 112 Gbaud. Newer ארכיטקטורות באמצעות מעגלים גלאי שלב משולבים לתוך שלב הפלט TIA (נקרא כל כך baud-rate CDR) לחסל את דיבידנדים בתדרים נפרדים וחסימות מטען, צמצום הכוח עד 25%.

ADCs for Coherent מקבל

(מקלטים קוהרנטיים משתמשים באופן מסורתי 6-8 bit ADCs בקצב גבוה מאוד (למשל, 128 GSa/s), צריכת מספר וואט.מחקר מתפתח מראה כי עבור פורמטים מסוימים של מודולציה מרחוק קישורים, 4bit ADCs עם אי לינאריזציה יכול להשיג ביצועים מספיק, צמצום כוח ADC על ידי כמעט מחצית.

אסטרטגיה 4: שיפור עיצוב המעגל ואופטימיזציה של ליילוף

גם עם רכיבים מתקדמים וניהול דינמי, העיצוב הפיזי של מודול המקלט משפיע על פירוק כוח באמצעות הפסדים פרציטיים, שיבושים, אפקטים תרמיים.

צמצום העצימות וההתנגדות

הקשר בין photodiode ו- TIA קלט הוא קריטי.חוט בונד אינדוקטיבי ו-Felcapacitance יכול לגרום לאובדן חשמל ולהפחית רוחב פס. Flip-chip או photonics עם שילוב מונוליטי מבטל חוטי אג"ח, צמצום קפיסטיקה parasitic על ידי 50% או יותר.

ניהול וכוח הכח

חום שנוצר על ידי המקלט חייב להיות dissiped ביעילות כדי למנוע בעיות השפלה ואמינות ביצועים. טמפרטורות גבוהות יותר לגרום זרמי דליפה מעגלים CMOS לעלות, להגדיל את הכוח סטטי כראוי - שימוש בשכיחות חום, תרמי באמצעות, וזרימה אוויר - ניתן את המודול לרוץ בטמפרטורות צומת נמוך יותר, אשר יכול להפחית את כוח ההדלפה עד 30% ב nodes מתקדמות.

אספקת האופטימיזציה של וולט ו- On-Chip

שבבי מקלט רבים דורשים מתחים מרובים של אספקה (1.0 V, 1.8 V, 3.3 V) שימוש המשולב נמוך-dropout (LDO) רגולטורים המייצרים את המתח הליבה מקלט גבוה יותר יכול להציג עונשים יעילות (יעילות LDOL= -80%) החלפת LDOs עם מעבר רגולטורים (ממירים דיגיטליים) יכול להגביר את היעילות ל- 90%, לחסוך 50-100 mW למודול אלטרנטיבי, כמה עיצובים פנימיים זה דורש לנטרל את עוצמת הכוח הפנימי לחלוטין.

אסטרטגיה 5: שילוב מערכת-לב ואדריכלות אפשרויות

מעבר למקלט עצמו, ארכיטקטורת המערכת הכוללת משפיעה על צריכת החשמל. Co-packed אופטיקה (CPO) ואופטיקה כמעט ארוזה (NPO) משלבת את המקלט האופטי קרוב ל-Exchange ASIC, צמצום במידה רבה את הכוח הדרוש להעברת אותות חשמליים על פני ה- PCB.במודולים מסורתיים של Pluggable, מנהלי ממשק חשמלי מהירים ו-Faces יכולים לקחת בחשבון 20–40% מהכוח המודולים האלה.

כמו כן, בחירת פורמט מודולציה עם יחס כוח עליון נמוך יותר (PAPR) מפחית את הליניאריות הנדרשת בשרשרת המקלט, ומאפשר הפעלה בזרםים הטיה נמוך יותר.לדוגמה, באמצעות PAM4 במקום DP-16QAM עבור קישורים קצרי-reach מפשטים את ה-Front-end ו-DSP, קיצוץ כוח כמעט בחצי.

Multi-Channel Power Sharing

במקבלי ערוצים מרובים, פונקציות רבות יכולות להיות משותפות על פני נתיבים: דור הטיה, חיישן טמפרטורה, מיקרובקר שליטה ואפילו חלק משעון ההתייחסות CDR.שיתוף משאבים אלה מפחית את הכוח לערוצים מעל פני השטח.חיסכון טיפוסי של 10-20% על עיצובים עצמאיים הם achievable.חלק מערכי המקלט כוללים TIA יחיד עם תמונות מרובות באמצעות מספר רב של זמן-דוקס, אבל זה נדיר עבור תזמון.

מגמות עתידיות ב-Power Reduction

הכונן לעבר שיעורי נתונים גבוהים יותר (1.6T, 3.2T לנמל) מגביר את הצורך במקבלי חשמל יעילים.כמה טכנולוגיות מתפתחות מבטיחות הפחתה נוספת:

• (FLT:0) אינטגרציה פוטושופנית (Photonicאינטגרציה):1: שילוב מונוליטי של photodiodes, Modulators ו CMOS אלקטרוניקה על photonics סיליקון יחיד או Indium phosphide מבטל קישורים מחוץ שבבים ולהפחית הפסדים parasitic. החוקרים הוכיחו מקלטים קוהרנטיים עם כוח כולל 1 W לכל 100 Gbaud באמצעות ערוצים מתקדמים.
• (FLT:0)Machine Learning for Adaptive Power ManagementFIRLT:1): Algorithms החיזוי דפוסי תנועה והתאמה של הטיות מקלט, הטבות שוות ערך, ושיקום השעון בזמן אמת יכול להשיג צריכת חשמל אופטימלית ללא פגיעה שולי קישור. אבות טיפוס מוקדמים מראים 15-20% חיסכון נוסף על הטיה היסטרטיבית.
• (FLT:0)Quantum dot photodiodesFreaLT:1; גלאיים מבוססי דואט מבטיח תגובה גבוהה יותר מתחים הטיה נמוכה יותר, צמצום הכוח הדרוש עבור TIA בשילוב עם פעולה אפס-מביה (לא החל מתח לתצלום), מקלטים עתידיים עלולים לחסל את הדור ההטיה לחלוטין.
• (FLT:0) לא-לינאריות-סובלנות-מודולציהFLT:1: שינויים כי הם בלתי-מסוגים לעיוות, כגון עיצוב גיאומטרי או קבוצת כוכבים פרוביביליסטיים, מאפשרים למקלט לפעול ביחס לאות נמוך יותר להשוואה עם השוויון הפשוט, צמצום הן האנלוגי והן הכוח הדיגיטלי.

גופי התקנים כגון פורום שירותי אינטרנט אופטי (OIF) ו- IEEE 802.3 מפתחים באופן פעיל מפרטים עבור הדור הבא של מודולים בעלי כוח נמוך, כולל תקציבי חשמל נמוכים כמו 5 W לכל 800G נמל. אלה מניעים חדשנות על פני ספקים ומערכת אינגרה.

מסקנה

צמצום צריכת החשמל במודולים אופטיים של מקלט חיוני להגדלת רשתות התקשורת באופן קבוע ללא עלויות אנרגיה או טביעת רגל פחמן.האסטרטגיות המתוארות במאמר זה - בחירת רכיבים בעלי כוח נמוך, יישום ניהול חשמל דינמי והטיה הסתגלותית, אופטימיזציה של מעגלי עיבוד אותות / 5G, שיפור עיצוב פיזי וניהול תרמי, ומינוף של מערכת-תאמת-מערכת-תאמת-תאמת אישית של התקנים מתקדמים יותר; עם תהליכי בקרה קצרים יותר (F) עם תהליכי בקרה קצרים יותר יעילים יותר (או-ידיים).