הצעדה הבלתי פוסקת של ייצור המוליכים למחצה הייתה אבן הפינה של התקדמות במחשוב, ועבור מעבדי הדרכה מורכבים (CISC) מיקרו-מעבדים, כמה התפתחויות נעשות טרנסנדטיביות כמו התכווצות של תהליך צומת-התהליך הזה - ההפחתה השיטתית של ממדים טרנססטרקטיים שנמדדו במיקרומטרים (nm) - באופן ישיר שולט במהירות, יעילות כוח, ומורכבות פונקציונלית של שבבים כמו אלה המבוססים על ארכיטקטורת x86 מטר, בעוד שאין להם השפעה פיזית, אף אחד, אין כל אחד, אין שום תהליך של מחקר של מחקר של מחקר מקיף של מערכת יחסים בין- 14DICDICDICDICD.

תהליך Node שרינק

התכוצויות של תהליך NDA מתייחס לירידה הרצמית של המימדים הקריטיים בתוך transistor - בעיקר את אורך השער, אבל גם את התכווצות בין טרנזיסטורים ו -10 שכבות קישוריות.היסטורי, שמות צומת (למשל, 10 מיקרומטר, 1 מיקרומטר, 180nm, 180nm, 14nm) שימש כצעדים משוערים של הגודל הקטן ביותר, אם כי מוסכמות מודרניות הפכו פחות מדויק, לעתים קרובות, על ידי מספר כפול של צ'ים של 2 של 2 של תעשיית מור - לא היה פחות מ - לא היה רק 2 אינץ'מונים של 2 אינץ', ולא לאחר מכן, ולא לאחר מכן, לא היה רק 2 של 2 של 2 של 2 של 2 של מחזוריטר, 000 של מור - לא היה פחות כפול של 2 של מחזוריטרונים של 2 של כל אחד - לא היה מאז ומעולם לא היה פחות כפול של מור - לא היה רקמות'מונים של מחזוריים של מחזוריים של 4nמטר, 000 של מחזורית של מחזוריים של מחזוריים של מחזוריים של מור - לא היה פחות כפול של מור - לא היה פחות מאוחר יותר מאשר 2 שנים - לא היה יותר מדי פעם, 000 של מחזוריטר, 000 של מחזוריים של 2 של

עבור מיקרומעבדים CISC, אשר מסתמכים על מערכות הוראה גדולות ומורכבות של מיקרוקוד כבד, תהליך Node כווץ היו בעיקר conequential. The x86 אדריכלות - משפחת CISC הדומיננטית מ אינטל ו- AMD - התפתח באמצעות מעברים רבים של Node, מן ה-180nm Pentium III ועד סדרת Rzen 7040.כל אחד אפשר מהנדסים לספירה מתקדמת יותר, כמו יחידות Crunrfer-F סטנדרטיות, 000, 000, 000, 000, 000, 000 רגיל, 000, 000, 000 רגיל, 000, 000, 000, 000, 000 רגיל, 000, 000, 000, 000, 000 רגיל, 000, 000 רגיל, 000 רגיל, 000, 000, 000, 000 רגיל, 000 רגיל, 000, 000, 000, 000, 000, 000 של קונסולומטר אחד, 000 קונסולה, 000, 000, 000 רגיל, 000 רגיל, 000, 000 רגיל, 000 רגיל על פני שטח, 000 רגיל, 000 רגיל, 000, 000, 000 רגיל, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000 קונסולה, 000 רגיל

אדריכלות CISC ודרישותיה הייחודיות

מיקרומעבדים CISC מוגדרים על ידי ערכות ההוראה העשירות שלהם, המאפשר הוראה אחת לבצע פעולות מרובות ברמה נמוכה - כגון טעינה נתונים, ביצוע ניתוח סיבולת, ואחסון התוצאה.פילוסופיה עיצוב זה מקטין את מספר ההוראות לתכנית אבל מגביר את המורכבות של יחידת הבקרה של מעבד ו-Datapath. בהשוואה לצמצום מערכת ההוראה (RISC) עיצובים CISC דורשים יותר חיזויים עבור מיקרו-קופציסטרציה מורכבת, מיקרו-מיקרו-מיקרו-מיקרו-קו-מערכת ניהולית (C).

[ה] מורכבות זו הופכת את עיצובי CISC רגישים במיוחד לתהליך הצטמצמות: צומת קטן יותר מספק את התקציב הטרנסיסטאור הדרוש ליישום תכונות כמו FLT:0out-of-order ExecutureFLT:1, FLT:2register renaming תקציבים 3:5, אשר יותר מכווץ ל- CISFLT: 7, 000, 000, 000, אשר הם הכרחיים לביצועים מתקדמים יותר, כמו אלה, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000 יותר, 000 יותר, 000 יותר, 000 יותר, 000, 000, 000, 000 יותר, 000, 000, 000, 000 מוקדם יותר, 000 מוקדם יותר, 000 ⁇ , 000 ⁇ , 000, 000, 000 יעיל יותר, 000 ⁇ , 000 מוקדם יותר, 000 יעיל יותר, 000 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

כיצד Node שרינקז Boost CISC Performance

הביצועים מרומם מצומת מתכווץ מתבטא בשלושה תחומים עיקריים: תדירות השעון, יעילות הכוח, ויכולת לשלב בלוקים פונקציונליים יותר.כל אחד מהם ממלא תפקיד מובהק בשיפור המהירות בעולם האמיתי של המיקרו-מעבדים של CISC.

שעון Frequency Gains

מהירויות קטנות יותר מציגות קצבת שער נמוכה יותר ואורך ערוצים קצרים יותר, ומאפשרות להם לעבור על ומחוץ מהר יותר.עם כוונון זהיר, זה מתורגם ישירות למהירויות שעון גבוהות יותר.לדוגמה, המעבר של אינטל מ-65nm (Conroe, -2.93 GHz) ל- 45nm (Penryn, 3.16GHz) הביא לתדירות צנועה, אך למתח של 5 ק"מ"מ) לטמפרטורה גבוהה יותר, אך עד לטמפרטורה גבוהה יותר, אך לא ירד מגובה יותר, לעומת זאת, אך ורק לאחר מכן, אך ורק לאחר מכן, 000 מגובהורידת לחץ על פני פחות מגובהורידת לחץ על פני השטח (pnbnbnbnbnbnbnbnbnb) עד 3, 000) עד 3.

ניהול כוח וכלכלה

יתרון משמעותי יותר של התכווצויות של מעבדי CISC הוא שיפור יעילות כוח. צריכת חשמל דינמי במעגל CMOS הוא בערך פרופורציה ל- × מתח 2 × תדירות × ×.כפי שצומצמצוע, הן קיבול (בשל רוחב קטן יותר) ומתח תפעולי יכול להיות מופחת, המוביל טיפות דרמטיות ב כוח טרנזיסטור.

זרם Leakage הופך להיות בעייתי יותר בבלוטות קטנות יותר, אבל טכניקות מתקדמות כגון שערי מתכת גבוהה (התלקחו ב 45nm) ו- FinFET טרנזיסטורים (ב-22nm) הפחיתו את זה. FinFET, עם מבנה הערוץ תלת-ממדי שלהם, לספק שליטה אלקטרוסטטית טובה יותר, צמצום דליפות מחוץ למדינה ומאפשר למתח נמוך יותר.

תקציב Transistor לתכונות מורכבות

אולי ההשפעה העמוקה ביותר של צומת צמצומות היא היכולת לשלב יותר טרנזיסטורים בתוך אזור מסוים למות.זה "נוס בונוס טרנסיטור" אפשר למעצבי CISC להוסיף תכונות מתוחכמות שמשפרות ישירות את ההוראה למחזור (IPC) לשקול את הכללה של יחידות ה- SIMLT:0larger L2 ו- L3 cachesFLT:1 - מסכת מודרנית x86 CPU.

בנוסף, נידחה מאפשרת שילוב של רכיבי שבב מרובים (למשל, מעבדי השבבים מבוססי שבב של AMD ריבזן ו- EPYC) על ידי פיצול גדול מונוליטי למות לתוך שבבים קטנים יותר המיוצרים על צמתים שונים, מעצבים יכולים לייעל את העלות והתשואות תוך עדיין נהנה מתהליך מתקדם עבור ליבות compute. גישה זו תהיה בלתי אפשרית ללא חיבורים צפופים וטכניקות מתקדמות שלא ניתן להשיג.

חומה וחום

בעוד שצומת מתכווץ לספק רווחים ביצועים בלתי ניתנים להכחשה, הם גם מציגים אתגרים עמוקים - העיקריים ביניהם את חום וכוח קיר.כפי טרנזיסטורים מתכווץ, צפיפות הכוח (וואטים למילימטר מרובע) יכול למעשה להגדיל, במיוחד כאשר תדרים תפעוליים מטפסים.זה בגלל זרם דליפה - כמות קטנה של זרמי מחשב שולחניים אפילו כאשר עובריטר הוא כבוי - אינם בהכרח בגודל ליניארי.

(FLT:0) DarkסיליקוןFLT:1 , התפתח כפועל: חלקים של השבב נמצאים בכוונה תחת השכם או מופעלים כאשר לא בשימוש כדי להישאר בתוך כוח עיצוב תרמי (TDP) גבולות לדוגמה, מעבדי משמרות רב-core מודרניים משתמשים לעתים קרובות באלגוריתמים "מחשוב סוער" אשר באופן זמני על פני כמה ליבות בעוד אחרים, בעוד שלא מספקים מענה בסיסי ליעילות של כדור הארץ, גם כן, כדי להחמיר את ה-FericericeriFer.

דאגה תרמית נוספת היא:0hotspot היווצרות של ההרחבה FLT:1 כי מיקרומעבדים CISC מכילים בלוקים פונקציונליים נפרדים - בקר הזיכרון, יחידות הווקטור, הבד המקשר - אזורים מסוימים עשויים להיות הרבה יותר חמים מאשר אחרים. צומת מתקדם מציעים עומסים אנרגיה מוטבע היטב, אבל הקומפקטיות של שבבי מודרניים עושה התפשטות חום יותר קשה.

ייצור וההורדות הכלכליות

המעבר לנקודות צומת תהליכים קטנות יותר אי פעם אינו רק אתגר טכני - זה כלכלי אחד.מארגן 7nm או 5nm wfers דורש FLT:0extreme אולטרה סגולt lithography (EUV) מהודרים של CISFLT 1 כי עלות מעל 150 מיליון דולר לכל אחד.העלות הכוללת של בניין של מדינה- of- of- of-the-art fabs עולה כעת 15 מיליארד דולר, סכום של חברות מסוימות של סמסונג, רק ל-C3 מעלות צלזיוס, כלומר, רק ל-CIRCIRSTSams, כלומר, כלומר, כלומר, רק ל-CIRSTSams, כלומר, כלומר, עבור עלויות מהירות גבוהה יותר מ-CIRSTSam, עבור שבבים, כלומר, עבור עלויות של עלויות של יותר מ-CIRSTSam CIRSTSMS CIRST של עלויות של עלויות של עלויות של עלויות של עלויות של עלויות של יותר מ-Sam, עבור $ עבור שבבים, עבור שבבים, עבור יותר מ-IQSMS-IQSMS-S עבור עלויות של עלויות של מעל 150 מיליון דולר עבור $ עבור $ עבור $, בסופו של עלויות של עלויות של עלויות של עלויות של שירות עבור שבבים

(ב) שיעור הפונקציונליות מת לקצב - גם סובל מצומת קטן יותר; טרנזיסטורים קטנים יותר רגישים יותר למומים בקנה מידה אטומי אקראי, כגון FLT:0processtureFLT:1 (למשל, סף מתח לא מתאים) ו FLT:2silicon פגמים גבישיים 3 LT 3, 7nm ולמטה, אפילו מתחת לאפקט חסר (דפסים) בלחמים פגומים).

עבור ארכיטקטורות CISC, אשר לעתים קרובות להשתמש מונוליטי גדול מת (למשל, מעבדי הדגל של אינטל), התשואה נמוכה הם כואב במיוחד. גישת השבבים של AMD מקטין מת כי תשואה קטנה יותר, ואז תפר אותם יחד באמצעות חיבור בין-band גבוה, אסטרטגיה זו אפשרה AMD להציע מעבדים תחרותיים של CISC על 5nmnmnmn מתקדם יותר, אז תפר אותם יחד עם עלות גדולות של תאים לאפסת תאים כמו אגם, כמו זה עדיין לא יהיה קל.

כיוונים עתידיים: Beyond 3nm

כמו תעשיית המוליכים למחצה מתקרבת לגבולות הפיזיים של סיליקון, הנתיב קדימה עבור ביצועי CISC מיקרו-מעבד הופך מורכב יותר.המעבר מ- 3nm node הנוכחי (TSMC N3, Intel 3) ל- 2nm ו 1nm nodes ידרוש שינויים יסודיים בטכנולוגיית הגופת של Intel GATS, המועמד המבטיח ביותר הוא ה-FLT:0Gate-Around-Eectd (R) עם ETFLT-FETFLTs) אשר כבר מוחלף ב-FLT 3FLT.

עבור מעבדי CISC, זה אומר את האפשרות של ליבות צפופות יותר, כוח נמוך יותר, תדרים גבוהים יותר - אבל עידן של 10% + IPC מרוויח מצומת מתכווץ לבד יכול להיות סוף. במקום, אדריכלים יצטרכו למנף את התקציב הטרנסיסטאור עבור מאיצים מיוחדים, כגון מנועים מאטריקס, יחידות קריפטוגרפיים מתקדמות של אינטל, שילוב אחרון של IFish: CRIRSTD2DI (A) מוקדם יותר מ-APTD2DILDL (מחדש) הוא גם כן, כלומר, לא משלב מטריקס C2, כולל ראשי תיבות של IGNFD2D2D2, 000) מטריקס C.

גבול נוסף הוא (FLT:0) ערימה של ערימה 1:1, שבו מת מות מות חרוט ו cache מת הם מעומעם באמצעות silicon באמצעות silicon דרך (TSVs) זה מאפשר למעצבים ביעילות להגדיל את צפיפות transistor מבלי לכווץ את הצומת עצמו - עבודה שיכולה להרחיב את חוק מור במשך עשור אחר.

עם זאת, טכניקות מתקדמות אלה מגיעות עם אתגרים משלהם: קירור ערימה מת, ניהול משלוח כוח באמצעות שכבות מרובות, ולהבטיח אמינות לטווח ארוך.אפקטים קוונטיים, כגון FLT:0tunnelingFLT:1 באמצעות מחסומים ננומטר-תיק, יהפכו בעייתיים יותר ויותר, פוטנציאל להגביל את אורך השער מתחת 1nm חוקרים הם חקר חומרים מעבר לסיליקון - כגון:FLT2anua: 3 LT5nbnbnbsp;

מסקנה

התכוצויות של תהליכים היו המנוע מאחורי ההישגים יוצאי הדופן של מיקרו-מעבדים של CISC בחמשת העשורים האחרונים.מאפשרות תדרי שעון גבוהים יותר וצריכת חשמל נמוכה יותר לספק את תקציב transistor עבור מנועי ביצוע מורכבים מחוץ להוצאה להורג וches מסיביים, כל אחד חדש לא הצליח לדחוף את הגבולות של מה ש- x86 שבבים יכולים להשיג.

עבור ארכיטקטורות CISC, העתיד אינו רק טרנזיסטורים קטנים יותר אלא גם בחכמים יותר - מזרזים מיוחדים, מינוף ערימה 3D, ואימוץ עיצובים heterogeneous כי לערבב את הביצועים ואת היעילות על נקודות קצה שונות.המהלך מ FinFET ועד GAAFET ופוטנציאל nanotubes יביא גל נוסף של שיפורים, אבל אלה יהיה יותר מזרז של התקדמות טכנולוגית בסופו של דבר לא הולך על ידי התקדמות מיקרו-ה של תהליך מדהים של לוגיקה גבוהה יותר מאשר טקטיקות של בסופו של דבר, אשר נמשך על ידי התקדמות מיקרוסקופית של דבר, אשר נמשך על ידי התקדמות טכנולוגית טקטיקות דרמטי של תהליך מדהים של טקטיקות של בסופו של דבר, אשר נמשך יותר מאשר טקטיקות של טקטיקות של דבר, אשר נמשך יותר מאשר טקטיקות דרמטי של סיליקון של טקטיקות דרמטי של ⁇ .