השילוב של מעבדי אותות דיגיטליים (DSPs) לתוך מערכות ניהול מערכת-על-צ'יפ (SoC) עיצובים הפך אבן הפינה של אלקטרוניקה מודרנית, כוח כל דבר מסמארטפונים ומערכת ניהול מתקדם של רכב (ADAS) לאוטומציה תעשייתית ומכשירים רפואיים. בעוד ההבטחה של שילוב ליבה ייעודית DSP עם מעבדים למטרות כלליות, מאיצים, ופריפריה על ביצועים טכניים ללא פגע, היא מספקת פתרונות פונקציונליים קריטיים של ניהול כלי נגינה מורכבים של אבטחה, ולכן יש צורך ב-DSP מופעלים קריטיים, על מנת לשילוב של יעילות טכנית מורכבת, על מנת לשילוב של כלי ניהול כלי ניהול כלי רכב, על מנת לשילוב של תכונות ניהול DSP מופעלת, על מנת לשילוב של פונקציות ניהול ידניות, על ידי שימוש ב-S, על ידי שימוש ב-DSP מופעלת, על ידי שימוש ב-ידי מערכת הפעלה מורכבת, על ידי שימוש ב-ידי מערכת הפעלה מורכבת, על מנת ל-ידי מעבדים, על ידי ניהול כלי רכב, על ידי שימוש ב-ידי מעבדים קריטי של פונקציות ניהול כלי רכב, על מנת לניווט יעיל של פונקציות ניהול DSP מופעלת, על ידי שימוש ב-ידי מעבדים, על ידי ניהול כלי ניהול כלי ניהול ידניות, ולכן יש צורך

הבנת הנוף של DSP-SoC

מעבד אותות דיגיטליים הוא אדריכל עבור פעילות רבת-זמן אמתית - לעתים קרובות להכפיל את מערכת DSP (MAC) מחזורי - אשר הם מרכזיים לסנן, FFT, convolution, ומודולציה. כאשר ממוקם בתוך SoC, הליבה DSP חייב להפריע באופן הרמוני עם אלמנטים עיבוד אחרים כגון ARMx-A CPUs, GPU, ליבות עצביות, בניגוד לשילוב יעיל של כוח- CPU.

מקור: Heterogeneous Computing

עיצובים SoC של היום הם heterogeneous על ידי הטבע.אדריכלות טיפוסית עשויה לכלול גישה כפולה של קוהור או קוהור CPU, הליבה DSP פועל מערכת הפעלה בזמן אמת (RTOS) או קוד חשוף-מטאלי, חומרת קוץ עבור ערוצי וידאו / קידוד DPUed, ומערכת משולבת כמו אוטובוס ARM AMBA או רשת-on-p (ללא קשר) עם זיכרון משותף (D2Fent) עם זיכרון משותף עם זיכרון משותף עם זיכרון משותף (DPTDPTD2DPTDS)

אתגרים מרכזיים ב-DSP

האתגרים ברמת החומרה יכולים להיות מחולקים למספר תחומים: אוטובוסים ומרחבי שטח השעון, עיצוב היררכיה זיכרון, ומגבלות יישום פיזיות.כל אזור דורש שיקול זהיר כדי להימנע מבעיות סגירה תזמון ובאגים פונקציונליים.

אדריכלות אוטובוסים והנתונים

רוב ה-DSPs נועדו לפעול עם ממשקי זיכרון בעלי אופי גבוה, נמוך - לעתים קרובות עם תוכנית נפרדת וזיכרון נתונים (אדריכלות מורחבת) תוך העלאה כה הליבה למערכת אוטובוסים משותפת כמו AXI או AHB יכולים ליצור ערוצי DPUDS ו- CLT2, לדוגמה, אם DSPtale מבצעת זרם של פעולות סינון בזמן אמת בעוד CPU משותף ל-Framid, לעתים קרובות, כדי להזיז את הבעיה של CPU2.

מבנה השעון וההאטה

DSPs לעתים קרובות לרוץ בתדרים שונים של שעון מאשר שאר ה-SOC כדי לייעל את הביצועים עבור וואט. ניהול מיקום שטח מיקום (CDC) בין שעון DSP לבין שעון האוטובוס המערכת דורש סינכרונים חזקים, FIFOs, או אג"ח סינכרוני. CDC מתוכנן גרועה יכול להוביל להתאמה, שחיתות נתונים, או כישלונות לסירוגין.בנוסף, ארכיטקטורת איפוס חייב להבטיח כי DSPS מעלה מתח דינמי נוסף ללא סיבוכים מוקדמים יותר עם ביצועים אחרים של שעון DSP).

עיצוב פיזי וריצוף

מנקודת מבט עיצוב פיזית, הליבה DSP תופסת אזור מות משמעותי ולעתים קרובות יש פריסה צפופה, מובנה אופטימיזציה למהירות. integrating כזה לתוך תוכנית קומה SoC גדול יותר יכול לשבש אות עבור בלוקים אחרים.הנמלים העליון של DSP - ממשקי פעולה מתקדמים, מפריע קווים, ממשקי debug - לא להיות מתאים ללא יצירת עומסים מתקדמים, אם זה לא מתאים את מערכת ההפעלה DSP, אם זה לא מתאים לשימוש סטנדרטי של DSP, כמו גם עם מעבדים, כמו גם עם מיקום DSP רגיל, או זרם DSP רגיל, כמו גם אם לא מתאים, כמו גם אם זה אפשרי שימוש קבוע של תאים DSP.

ניהול חשמל: A Dominant Constraint

DSPs ידועים ביכולות החיוב של כוח-הונגרי שלהם - במיוחד כאשר מבצעים פעולות וקטור מתמשך או ממטריקס.במכשיר מופעל סוללות, כל מילימטרים משנה. integrating a DSP לתוך SoC ללא ניהול חשמל זהיר יכול במהירות לעלות על תקציבים תרמיים. מודרני SoCs להעסיק מספר רב של תחומים ו איים מתח.

בעיות Leakage and Thermal

בתהליך מתקדם נוודים (7nm, 5nm, ומעבר), הדלפה הנוכחית שולטת צריכת החשמל הכוללת אפילו במדינות idle. Designers חייב ליישם מתגים CMOS (MTCMOS) או להטיה הפוכה הגוף לבלוק DSP, הוספת שכבות המסכה ומורכבות עיצוב.Thermal hotspots יכול גם לפתח אם DSP ממוקם ליד כוח גבוה דומה כמו חסימת GPUy לעתים קרובות מנגנונים מתקדמים.

זיכרון בנדוויד והלאינטנס Constraints

ביצועיו של DSP קשורים ישירות ליכולתו לגשת לנתונים במהירות.אלגוריתמים רבים לעיבוד אותות דורשים עיכוב של מספר ג'יגה-בייט לשנייה, אם מערכת הזיכרון של SoC אינה יכולה לספק רוחב פס זה, DSP יישא, מחזורי בזבוז של אזורי זיכרון נדרשים בקפידה: אדמירל זיכרון משותף (M) קשור ישירות ל-DSP מציע עצלות נמוכה ביותר, אך הגודל שלהם הוא מוגבל לשילוב נתונים (Facted) עם זיכרון משותף.

Cache Architecture Trade-offs

חלק מה-DSPs כוללים כיבים קטנים ל- L1 עבור הוראות ונתונים.בעוד ש-Cches משפרים את הסבלנות הממוצעת, הם מציגים אי ודאות עבור משימות בזמן אמת בגלל מפספסים ומילויים קו.ביישומים קריטיים בטיחותיים (למשל, מערכות גינון רכב), מעצבים לעיתים קרובות מרתיעים או משתמשים במנגנוני חסימת קיפאון מועדפים כדי להבטיח תזמון מכריע.

תוכנה ושילוב חברותי Hurdles

חומרה היא רק חצי מהסיפור.DSP חייב להיות מתוכנת, וזה דורש מערכת אקולוגית תוכנה חזקה. האתגרים באינטגרציה תוכנה לעתים קרובות להוכיח יותר זמן-consuming מאשר החומרה עצמה.

Compiler ו- Toolchain Compatibility

(DSPs מ ספקים כמו CEVA, קדינס / Tensilica, או Synopsys /ARC מגיעים עם ארכיטקטורות סטקטורות סט ההוראה שלהם להגדיר הוראות (ISAs) ו אלגוריתמים לעיבוד אותות מנקודה קבועה DSP ל-SoC חדש עשוי לדרוש כתיבת כלי חדש של DSPs-OLs-Fed , גם כאשר משתמשים C/C מברקים, מקבל ביצועים גבוהים לעתים קרובות כרוך פונקציות פרופילים או תכונות קוד פתוח (S) אשר עשוי להיות משולבות) ®DFSTFSTFSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTS (המפתחות) עם כלי DSP) , כולל שימוש ב-C.

מערכת הפעלה בזמן אמת ופיתוח נהגים

DSP בדרך כלל פועל קוד RTOS או קוד חשוף כי חייב לתקשר עם מערכת ההפעלה של CPU הראשי (למשל, לינוקס, אנדרואיד) קביעת מנגנונים בין-מעבדים (IPC) - כגון תורי זיכרון משותפים, תיבות דואר או סימאפור חומרה - כרוך לעתים קרובות תיקון תיקון תיקון נתונים תיקון זהה.

ויכוח וטרגדיה

דיון במערכת עם ליבות מרובות - כל הפעלה אפשרית תוכנה שונה - הוא קשה לשמצה. DSPs לעתים קרובות יש יכולות עקבות מוגבלות בהשוואה CPUs, ושילוב מודול מעקב בזמן אמת (כמו ETM עבור ARM) לתוך הליבה DSP יכול להיות יקר. SoC מעצבים חייב לכלול רק חיתול של תמונות כגון JTAG, פלט סדרתי, או מנתח לוגיקה מוטבע כי יכול ללכוד DSP אחד, כמו CSP הוא רק לאחר מכן, 000 רגיל, כמו CPU בדיקות.

המונחים: validation Complexity

בדיקת תרחישים ברמת DSP-המכוונת SoC דורש יותר מאשר רק בדיקות DSP בבידוד.התרחישים ברמת המערכת - שבו DSP מעבד נתונים בזמן אמת בעוד CPU אינטראקציה עם זיכרון ו- I / O - חייב להיות סימולציה או לחקות. סימולציה RTL הוא איטי מדי עבור הפעלת מיליוני מחזורי DSP, כך צוותי אימות תלויים חיקוי חומרה או FPGAtoping, עם זאת, עם מודל DGAD.

שיתוף פעולה של חומרה ותוכנה

Hardware / Software co-verification הוא חיוני לתפוס באגים אינטגרציה מוקדם. קבוצות רבות להשתמש אבטיפוס וירטואלי (למשל, בהתבסס על Synopsys Virtualizer או קדינס Xcelium) אשר להפעיל את סימולטור ה-DSP של DSP יחד עם מודל של אוטובוס SoC להפריע, בעוד גישה זו מאיצה פיתוח תוכנה לפני סיליקון, הדיוק של תזמון וכוח הוא מוגבל עם אימות קבוע של ממש, אבל בדיקות DTL קריטי הוא חייב לכלול.

תכנון סחר-offs והחלטות אדריכליות

תוך מינוף של DSP הוא לעתים רחוקות תהליך פשוט "דרופ-אין" צוות SoC חייב לקבל כמה החלטות אדריכליות המשפיעות על ביצועים, אזור, ו-Time-to-market. לדוגמה, בחירה בין מאקרו DSP קשיח לבין ליבת סינתטית רכת של DSP, אך מאקרו קשיחים עשויים להשיג מהירות צף יותר, אך הם יכולים להיות ממוקדים יותר, אך ורק למהירויות של אבטחה אחרות, אך הן יכולות להיות ממוקדות, אך הן יכולות להיות מסוגלות, אך הן יכולות להיות קבועות, אך הן יכולות להיות קבועות, אך הן יכולות להיות בעלות טווח אבטחה, אך ורק ל-טווח קבועות, אך הן יכולות להיות קבועות, אך הן יכולות להיות קבועות יותר.

דוגמאות אמיתיות לשילוב DSP SoC

חברות כמו Texas Instruments, NXP ו Qualcomm יש שליטה באינטגרציה DSP במשפחות SoC שלהם. TITMS320C66x Multi-core DSP משלבות מספר ליבות C66x עם זיכרון משותף, EDMA, ו- peripherals כגון סרדקס ו- PCIe - כל על שבב אחד.האתגר המרכזי היה לשמור על קושחיתות לאורך מספר רב של DSP, בעוד שעדיין מאפשר שילוב של DSPD.

מגמות עתידיות ואתגרים מתעוררים

כמו שתהליך הטכנולוגיה עולה ל- 3nm ומעבר, האתגרים של שילוב DSP ירחיבו. FinFET ו- GAA Transistors יש דליפה גבוהה יותר, מה שהופך את הכוח להגדלת יותר קריטי.העלייה של בינה מלאכותית ולמידה מכונה בקצה הובילה להכללת מנגנוני תמיכה סטנדרטיים של NPU לצד DSP, תוך שימוש ב- DSPIECTS, תוך שימוש ב-SEPIECTS (ה-F) עם ממשק אבטחה איטי יותר.

מסקנה

תוך מינוף מעבד DSP לתוך עיצוב SoC הוא אתגר הנדסי רב-ממדי כי משתרע אדריכלות חומרה, ניהול כוח, עיצוב זיכרון, פיתוח תוכנה, אימות מערכת, בעוד היתרונות - ביצועים גבוהים יותר, שקיפות נמוכה ויעילות אנרגיה - הם משכנעים, הנתיב הוא מלוטש עם מלכודות זמן קריטי יכול לבודד פרויקט אם לא מטופל באופן פעיל.

מקור:0 (ב) 1

  • (ב) ⁇ : כיצד DSPs WorkFIRLT 1
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ,0) ,Cadence Tensilica DSP IP עבור SoCelesFLT
  • (ב) עיצוב אלקטרוני: אינטגרציה DSP אתגרים ב SoCsFLT:1