VHDL (VHSIC Hardware Description Language) היא שפה עוצמתית המשמשת למודל מערכות אלקטרוניות.אחד מתכונות המפתח שלה הוא השימוש בספריות ולהשתמש בסעיפים, אשר מסייע לארגן ולנהל תיאורים מורכבים בחומרה ביעילות.הבנת כיצד לנצל כראוי תכונות אלה חיונית לכתיבת קוד VHDL ברור ושמירה על קידוד VHDL.

מה זה VHDL Libraries?

ב VHDL, ספרייה היא אוסף של יחידות עיצוב קשורות, כגון ישויות, אדריכלות, חבילות ותצורה. Libraries משמש כמכלים המסייעים לארגן קוד ולאפשר שימוש חוזר על פני פרויקטים מרובים.

הבנה של סעיפים

סעיף 1 של VHDL משמש להביא יחידות עיצוב ספציפיות או חלקי חבילות לתוך ההיקף הנוכחי.קוד זה מפשט על ידי מתן גישה ישירה לפונקציות, סוגים, קבוע ללא צורך לציין את שם הספרייה המלא וחבילה בכל פעם.

המונחים: use Clauses

הסינטקס הבסיסי של סעיף שימוש הוא:

שם הספר בלועזית:0.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10

לדוגמה, כדי להשתמש בחבילה של ההרחבה (FLT:0 ,9 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

(ב) ויקרא י"ד: ויקרא י"ד:

שיטות הטובות ביותר לשימוש בליבריות ולהשתמש בסעיפים

  • תמיד תכריזו על הספרות שאתם צריכים בתחילת קובץ ה-VHDL שלכם.
  • השתמש ב-FLT:0 ,alligm1 כדי לייבא את כל האלמנטים מחבילה בעת המתאים.
  • להיות ספציפי עם סעיפים השימוש שלך כדי למנוע סכסוכים שם.
  • לארגן את הקוד שלך על ידי קיבוץ סעיפים הקשורים לשימוש יחד.

דוגמה לקוד VHDL מאורגן

הנה דוגמה פשוטה להצגת השימוש בספריות ולהשתמש בסעיפים:

(ב) ויקרא י"ד:

(ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

(ב) ויקרא י"ד: ויקרא י"ד:

דוגמא לישות

נמל (a, b: ב std logic vector(3 downto 0);

⁇ vector (4 downto 0);

דוגמה סופית;

אדריכלות התנהגות של דוגמא

אות A int, b int: unsigned(3 downto 0);

להתחיל להתחיל להתחיל

A int <= unsigned(a);

B int <= unsigned(b);

<= std logic vector(a int + b int);

התנהגות סוף;