משפחות לוגיות דיגיטליות מהוות את אבני הבניין הבסיסיות של כל המערכות האלקטרוניות המודרניות.משפחה לוגיקה היא קבוצה סטנדרטית של טכנולוגיות המשמשות ליישום שערי לוגיקה דיגיטלית (AND, OR, לא, וכו ') ועיגולים מורכבים יותר כמו טבלאות, דלפקים, ומעבדים.הבחירה של משפחה לוגיקה משפיעה ישירות על המהירות, צריכת החשמל, החסינות הרעש ועלות של עיצוב דיגיטלי.

Transistor-Transistor Logic (TTL)

TTL הוצג על ידי Texas Instruments בשנות ה-60 והפך במהרה למשפחה הלוגיקה הדומיננטית לאינטגרציה בינונית (MSI) ועיגולים בקנה מידה קטן (SSI).זה משתמש ב- bi קוטבי טרנסיסטורים (BJT) כמרכיבים העיקריים של מעבר (SMSI) סטנדרטי TTL שער מורכב מ-mitter-emitter Transistor, שלב-spliistor, ו-pole כדי לספור פונקציות NAND-RAM מאפשר קידוד יעיל.

רמות וולטנס ו Noise Margins

עבור שער TTL סטנדרטי (למשל, סדרה 7400), רמות מתח התפוקה המובטחות הן:

  • VirFLT:0 OHIRLT:1 ( ⁇ גבוה) ⁇ 2.4 V (בדרך כלל 3.4 V תחת עומס אור)
  • VirFLT:0 (OLigmFLT:1)
  • VirFLT:0 (IHoriFLT:1)
  • VentiFLT:0[עריכת קוד מקור | עריכה]

סף מתח קלט מספקים שולי רעש של 0.4 V עבור שתי מדינות לוגיות.זה מספיק עבור יישומים רבים אבל יכול להיות הגבלה בסביבות תעשייתיות רועשות.

מהירות וכוח

תקן TTL (74LS subFamily) יש עיכוב אופייני של כ 9-10 ns per Gate ו-כוח dissipation של סביב 2 mW לשער (ב אספקת 5 V) subfamilies כמו 74S (Schottky) שימוש ב- Schotky-clamped Transistors כדי להפחית את זמן האחסון, השגת עיכובים של 3-4 ns אבל עם כוח גבוה יותר (20Wtky) פועל עם אספקת VTL (R) נמוך יותר מתאים יותר).

Fan-Out ו-Interding

שער TTL סטנדרטי יכול לנהוג עד 10 עומסי TTL סטנדרטיים (פאן-out של 10) ללא מעגלי buffer חיצוניים.עם זאת, זרם קלט עבור שער TTL הוא משמעותי: קלט נמוך לוגיקה דורש מיקור נוכחי (בדרך כלל 1.6 mA), בעוד קלט גבוה דורש כיור הנוכחי (40 μA). זה אומר כי נהיגה שער TTL מפלט CMOS עשוי לדרוש משיכה גבוהה כדי להבטיח את סף גבוה לעמוד בדרגה 2.0.

יישומים ויתרונות

TTL נשאר בשימוש למטרות חינוכיות, במערכות מורשת, וביישומים שבהם אספקת 5 V כבר זמינה.זה הוא חסום, יחסית חסין לפריקת אלקטרוסטטית (ESD) בהשוואה ל-CMOS מוקדם, וכוח הפלט שלה שימושי עבור נהיגה נוריות, ממסרים, ורכיבים דיסקרטיים אחרים. עם זאת, TTL הוחלף בעיקר על ידי CMOS בעיצובים מודרניים בשל יעילות גבוהה של כוח החוזק.

(ב) ראו את הספר "המידע TTL Logic Data Book" (בתרגום חופשי:2Wikipedia) ב-TTLveFLT 3.

Metal-Oxide-Semiconductor (CMOS)

טכנולוגיית CMOS משתמשת בזוגות משלימים של ערוץ ו-N-channel-semiconductor שדה-סובטור טרנזיסטורים (MOSFET) כדי לממש פונקציות לוגיות. היתרון העיקרי שלה הוא צריכת חשמל סטטית נמוכה מאוד, כי אחד טרנזיטור בכל זוג הוא תמיד כבוי כאשר מצב ההיגיון יציב.זה הופך את הטכנולוגיה הדומיננטית עבור כמעט כל מעגלים משולבים דיגיטלית מודרני, ממיקרו-מעבד ל-FAs זיכרון השבבים.

מבנה פנימי ומבצע

(ב) CMOS inverter מורכב מ- pMOS transistor (pull-up) ו- nMOS transistor (pull-down) כאשר הקלט נמוך (0), pMOS פונה ו- NMOS כבוי, למשוך את הפלט ל- VLT5 הנוכחי (N) LT5 , 000 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

רמות וולט ו- Noise Immunity

⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

צריכת חשמל: סטטי לעומת דינמי

(ב) בעוד שכוח סטטי הוא כמעט אפס, צריכת החשמל של CMOS הופכת משמעותית במהלך המעבר בשל כוח דינמי: P= CIRFLT:0LLIRFLT:1; 2DDIRFLT 32 f, שבו CLT:4LGREFLT:5 הוא קיצור של כוח ו- VDDFLT 6DLT 7 הוא אספקת הכוח, ו-FDVDPS הוא פחות ממהירויות כוח דינמית).

« עיכוב ומהירות

עיכוב שער CMOS נקבע על ידי הזמן הדרוש כדי לטעון ולשחרר את העודף דרך הסגנית של MOSFETs. CMOS מוקדם (למשל, 4000 סדרה) היה איטי יחסית, עם עיכובים בעשרות ננו השניות. עם זאת, כמו גדלים דחוסים, מהירות CMOS השתפר באופן דרמטי.

« « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « «

נושא היסטורי אחד עם CMOS הוא latch-up - מצב שבו טרנזיסטורים דו קוטביים parasitic בתוך מבנה CMOS מופעל, יצירת נתיב נמוך-מפשט בין VirFLT:0DDFLT:1 וקרקע.זה יכול להרוס את השבב. CMOS תהליכים כוללים טבעות שמירה וטכניקות עיצוב אחרות כדי לדכא latchup.

לקוחות ובקשות

CMOS לוגיקה subfamilies כוללים:

  • (ב) ,04000 סידרהFIRLT:1; טווח אספקה רחב (3-15 V), כוח נמוך מאוד, אך איטי (50 עד 100 ns).
  • (FLT:074HC / 74HCTFLT:1: CMOS במהירות גבוהה עם רמות מתח לא תואמים TTL (HCT) עיכוב טיפוסי - 10 ns, כוח נמוך.
  • (ב) CMOS מתקדם (ה- 074AC/74ACTFLT:1: Advanced CMOS, מהיר יותר (3-6 ns), תפוקה גבוהה יותר.
  • (FLT:0)Low-voltage CMOS (LVC, AVC)Fevolveve:1; אופרות ב 1.8 V ל-3.3 V, המשמשות במכשירים המופעלים על ידי סוללות.

CMOS משמש בכל דבר מלוגיקה פשוטה דבק ועד ל- SoCs מורכבים.היכולת שלו לשלב מיליוני טרנזיסטורים עם כוח עמידה מינימלית הופכת אותו הכרחי.

המונחים: Eitter Logic (ECL)

ECL היא משפחה לוגית שנבנתה על טרנזירים דו קוטביים הפועלים באזור הלא רווי (אקטיבי) שלא כמו TTL, שבו טרנזיסטורים ישארוט (בכניסה עמוקה), ECL Transistors נשמרים תמיד באזור ליניארי, חיסול זמן האחסון איטי לוגיקה רוויה.זה הופך את משפחת ההיגיון המהיר ביותר, עם עיכובים נמוכים כמו 0.5-2 n.

עקרונות הפעלה

שער ECL בסיסי משתמש בזוג שונה עם מקור זרם פולט משותף.המתח הקלט הוא בהשוואה למתח ההתייחסות (בדרך כלל VIRFLT:0BBFLT:1) כאשר הקלט גבוה יותר מ VFLT:2BBREFLT 3), mSTFLT 3, mSTS (התמריצים) ומניעים את זרם ה-VK2K לאחור הם לעתים קרובות מול היצע שלילי (R).

רמות וולטאז ולוגיקה Swing

ECL פועלת באופן מסורתי עם אספקת חשמל שלילית (VFLT:0EEIRLT) 1= -5.2 V או -4.5 V) ובסיסה כמו הרכבת החיובית.המופע הלוגיקה הוא קטן (כ-800 מ"ר) כדי להשיג מעבר מהיר.

  • ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • VirFLT:0 (OLigmFLT:1)
  • ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

רמות אלה הן ליד הקרקע, מה שהופך את ECL פלטים תואם PECL (Positive ECL) כאשר +3.3 V או +5 V אספקת משמש במקום זאת.התנודת המתח הקטן מפחיתה את הזמן הדרוש כדי לטעון קפיות פרציטיות, לתרום למהירות גבוהה.

Fan-Out ו- Transmission-Line Considerations

פלטי ECL יש פלט נמוך פלט פלטה (בדרך כלל 7-15 ⁇ ) והם נועדו לנהוג קווי שידור מסתיים מסומנים (50 ⁇ או 75 ⁇ ⁇ ⁇ ) זה הופך את ECL אידיאלי עבור אותות דיגיטליים גבוהים יותר שבו יש למזער את ההשתקפות חייב להיות ממזער.הפנטזי הוא גבוה, אבל כל עומס מוסיף לטעון קפיטליבי יכול לדרג את שיעורי קצה אם לא לסיים כראוי התקנים ECL רבים להשתמש "צמד אדיש" ו- Q.

ניהול חשמל וניהול חום

העיצוב הקבוע-נוכחי אומר ששערי ECL מושכים זרם יציב ללא קשר לפעילות מעבר.שער יחיד ECL עשוי לצרוך 10-40 מ'W, ומערכת ECL גדולה יכולה לנתק עשרות וואט, הדורשת ניהול תרמי זהיר - כיור, קירור אוויר מאולץ, או קירור נוזלי בפריסה צפופה.

לקוחות ובקשות

משפחות מפתח ECL כוללות:

  • (ב) אספקת V-5.2, שער עיכוב של 1–2 ns, כוח - 25 mW /gate.
  • (FLT:0ECL 100KearFLT:1): גרסה משופרת, -4.5 V אספקה, מהירות יותר (0.75-1 ns), יציבות טמפרטורה טובה יותר.
  • (FLT:0ECLinPS / ECLinPS LiteIRLT:1): מ ON Semiconductor (כיום עלsemi), עיכובים מהירים אולטרה-גבוהים בעיכובים מתחת ל-500 ps.

ECL משמש בתקשורת גבוהה (מאפיבר אופטית transceivers), מכ"ם, כלי מהיר (oscilloscopes, מנתחים לוגיים), ו- Supercomputers (Cray) עבור סקירה טכנית מפורטת, ראה את ה-FLT:0onsemi ECL Application NoteveFLT:1 .

ניתוח השוואתי של TTL, CMOS ו- ECL

בחירת משפחה לוגית כוללת איזון בין מספר בורסות.השולחן מתחת לסכמת פרמטרים מרכזיים עבור נציגים טיפוסיים של כל משפחה (TTL 74LS סטנדרטי, CMOS 74HC ו- ECL 10K):

ParameterTTL (74LS)CMOS (74HC)ECL (10K)
Supply voltage5 V ± 5%2–6 V-5.2 V (or +3.3/5 V for PECL)
Logic swing~3.0 VVDD – 0 V~0.8 V
Propagation delay (typical)9–10 ns7–10 ns1–2 ns
Static power per gate~2 mW~1 µW (leakage)25 mW
Dynamic powerModerateC V² fNearly constant (high)
Noise margin0.4 V~1.5 V (at 5 V)~0.2 V
Fan-out1050+25+ (with termination)
Output drive (source/sink)0.4 mA source / 8 mA sink4 mA source / 4 mA sink (typical)High (50 Ω termination)
Integration densityLow–mediumVery highLow–medium
Primary limitationPower, speed at subfamily extremesSpeed at high capacitance loadsPower, heat, voltage levels

השוואות מהירות

ECL הוא המנהיג המובהק במהירות, ואחריו CMOS מהיר מודרני (74AC, 74LVC) ולאחר מכן TTL. עם זאת, ב CMOS עמוק מאוד submicron, השער עיכובים להיות דומה ל- ECL, ולכן רוב מערכות דיגיטליות ביצועים גבוהות כיום להשתמש CMOS ולא ECL.

כוח

CMOS מצטיין ביישומים בעלי כוח נמוך, במיוחד כאשר שערים רבים הם idle או מהירויות שעון נמוכים. TTL מציע קרקע בינונית בינונית. שואבת הכוח הקבוע של ECL הופכת אותו לבלתי מתאים למכשירים המופעלים על ידי סוללות.

תאימות וממשק

TTL משתמשת באספקת V 5, אך CMOS מודרנית יכולה לפעול בכל מתח מ- 1.2 V ל-5.5 V. Interending TTL עם CMOS לעתים קרובות דורש שינוי ברמה או מתנגדים חיצוניים. ECL דורש אספקה שלילית והפסקת אות זהירה, הגדלת מורכבות המערכת.

בחירת המשפחה הלוגית הנכונה

ההחלטה צריכה להיות מונחה על ידי מגבלות ספציפיות של העיצוב:

  • <חזק>Speed: אם שיעורי השעון עולים על 100 MHz, ECL או CMOS מהיר מאוד (למשל, 74AUC) עשויים להיות נדרשים.עבור רוב (<50 MHz) יישומים, CMOS סטנדרטי או TTL מספיק.
  • תקציב:0 (Power Budget:BuildFLT:1 for סוללות, CMOS היא הבחירה היחידה בת קיימא. עבור מערכות המופעלות על ידי AC עם מהירות מתונה, TTL או CMOS הן עבודה, אבל CMOS ממזער חום.
  • בסביבה תעשייתית גבוהה:0 (Noise Environment: FLT:1) בהגדרות תעשייתיות גבוהות, שולי הרעש הרחב של CMOS מועילים.
  • (FLT:0Output Drive:FLT:1 אם אתה צריך לנהוג עומסים כבדים (עקבות ארוכות, קלטות מרובות או נוריות), TTL ו CMOS מתקדמים מציעים תפוקה חזקה יותר. ECL מיועד קווי שידור, לא עבור הכיור זרמים גדולים.
  • (FLT:0) Cost וזמינות: 1FLT 1 74-series CMOS מכשירים זמינים מאוד וזול. ECL חלקים הם מיוחדים יותר ויכולים להיות יקרים.

מגמות עתידיות ב-Logical Families

בעוד TTL ו- ECL הקלאסי נחשבים כעת טכנולוגיות מורשת, עקרונותיהם חיים בתהליכים מודרניים. BiCMOS (Bipolar-CMOS) התמזגו טרנזיסטורים דו קוטביים עבור במהירות גבוהה I / O עם CMOS עבור לוגיקה, המשמש כמה RF ו- ICs.FET ו- FD-SOI הם ארכיטקטורת CMOS מתקדמת אשר מרחיבה את החוק עבור טכנולוגיות מהירות גבוהה יותר (CBT) כמו IG) ב-CDC (מרכז נמוך מאוד פועל בעיקר תחת CMOS) ו-STO) ב-CDC פועל בעיקר תחת CMCDC (כולל תמיכה נמוכה מאוד) ב-STFRMCRMCDC (כולל CMOS) ב-STOS) ב-STO) ו-STFRMCDC (כולל CMCRMCDC (כולל CMOS) ב-STFRMCs.

מסקנה

TTL, CMOS ו- ECL מייצגים שלוש גישות שונות ללוגיקה דיגיטלית, כל אחת עם קבוצה ייחודית של נקודות חוזק וחולשות.TTL סיפקה משפחה לוגיקה חזקה, קלה לשימוש במשך עשרות שנים ונשארת רלוונטית בהגדרות חינוכיות ומורשת. CMOS שינתה את התעשייה עם כוח נמוך ודחיסות גבוהה שלה, הופכת את עמוד השדרה של אלקטרוניקה מודרנית.