התקדמות בטכנולוגיית תהליכים עיצבה מחדש את הנוף של עיבוד אותות דיגיטליים.בשני העשורים האחרונים, המיניקטורציה הבלתי פוסקת של טרנסיסטורים אפשרה מעבדי אותות דיגיטליים (DSPs) להשיג רמות חסרות תקדים של ביצועים ובמקביל להפחית צריכת חשמל.התועלת כפולה זו פתחה סביבות יישומים חדשות - החל ממעבדי עיבוד בסיס 5G ועד AI בכפוף למהנדסים גבוהים וטכנולוגיית אודיו אוטונומית, אשר חייבת להשפיע באופן ישיר על מערכות חומרה, באופן ישיר יותר ויותר על ידי מערכות חומרה, אשר משפיעות, על ידי מערכות חומרה, וטכנולוגיות יעילות, אשר משפיעות, על מערכות אבטחה, וטכנולוגיות מורכבות יותר ויותר, אשר משפיעות, אשר משפיעות, כלומר, על מערכות אבטחה, על מערכות אבטחה, על מערכות אבטחה, על פני זמן אמתיות של חומרת אבטחה, על ידי מעבדות, על פני זמן אמתיות של חומרת אבטחה, על ידי שקיפות, וטכנולוגיות מורכבות יותר ויותר, על ידי מערכות אבטחה, החל מערכי חומרה, החלמות מהירות של מערכות אבטחה, מערכי חומרה, וטכנולוגיות מורכבות יותר ויותר, מקודמות מהירות עיבוד בסיס 5G, החלמות מהירות עיבוד בסיס 5G, החלמות מהירות של יעילות, וטכנולוגיות מורכבות יותר ויותר, החלמות, החלמות, החלמות מהירות 5G,

מימון של טכנולוגיית תהליכים

דרוג הטכנולוגיה של תהליכים מתייחס לירידה השיטתית של ממדים טרנסיסטורים - אורך, עובי תחמוצת ואגנה הדדית - משטח סטיות ליתוגרפיה מוצלחת שתוארה היסטורית על ידי חוק מור, קנה מידה זה התקדם ממספר מיקרומטרים בשנות ה-70 עד 3 nm ומעבר לייצור מסחרי היום.כל אחד חדש לא מאפשר בערך פי שניים transistor per Zone, מגמה כי יש טרנד מתקדם במשך עשרות שנים ללא קדמות לאחרונה.

העקרונות הפיזיים שמאחורי הסקאלה מושרשים ב- Dennard Scaleing, אשר חזו כי ככל שממדי טרנזיר מתכווץ על ידי גורם של 0.7, המתח התפעולי וההווה גם יורד באופן יחסי, מה שמשאיר את צפיפות החשמל כמעט קבועה. בפועל, Dennards תפצל סביב 90 nm node עקב דליפות זרמי Dtransnce ומגבלות מתח.

המונחים: key Scaling Parameters

שלושה פרמטרים עיקריים מגדירים את ההשפעה של קנה מידה על עיצוב DSP:

  • (ב) ,0) ,GateעיכובFLT:1 , שערי קטן יותר עוברים מהר יותר, ומאפשרים תדרי שעון גבוהים יותר.
  • (FLT:0 interconnectעיכובFLT:1) - חוטים קצרים להפחית את העיכובים של ה-RC, אבל חוטים צרים יותר מגבירים את ההתנגדות, יצירת הסכם סחרחורת מתקדם עם חיבורים נחושת ודיאלקטרים נמוכים.
  • (ב) [15] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

הבנת הפרמטרים האלה חיונית מכיוון שאדריכלות DSP רגישים במיוחד בשוליים של תזמון ודפוסי גישה לזיכרון.שינוי בתהליך node יכול לשנות את האיזון האופטימלי בין עומק צינורות, גודל מכפיל ורוחב ממשק הזיכרון.

השפעה על ביצועי DSP

מעבדי DSP מתמחים בפעילות רב-תכליתית (MAC), סינון, FFTs, וקידוד אותות אחרים.תהליך דרוג משפר את הביצועים שלהם באמצעות שלושה מנגנונים הקשורים: תדרי שעון גבוהים יותר, גדולים יותר על זיכרון שבב ורישום קבצים, ותמיכה בנתוני SIMD רחב יותר (Single Education Multiple Data) .

תדירות השעון ותזמון מרג'ינס

עיכובים בשער מופחת מאפשרים ליבות DSP לפעול בתדרים גבוהים יותר ללא מתח גובר.לדוגמה, DSP שעוצב על 28 nm node עשוי להשיג 1.2 GHz, בעוד אדריכלות זהה נע עד 7 nm יכול לעלות על 2.5 GHz - יותר מאשר הכפלת שומן באמצעות ערכת עומסי עבודה קידוד compute-bound.עם זאת, תדירות לבד אינה מספיקה; צינורות עמוקים ושיפור חיזוי נדרשים לעתים קרובות כדי לשמור על מקבילה, במיוחד עבור עיבוד קוד.

Transistor Density ו-Architectural Complexity

צפיפות טרנזיטור גבוהה יותר מאפשרת לאדריכלים לשלב יותר יחידות MAC, מסלולים וקטורנטים רחבים יותר, ומצטברים ייעודיים באותו ימות.ד.ד.פי ביצועים טיפוסיים של ביצועים גבוהים כיום עשויים להכיל 16–32 יחידות MAC לכל הליבה, בהשוואה ל-4-8 בעיצובים קודמים 45 ננומטר.זה מאפשר ליבת אחת לבצע מספר שלבים של FFTx-2 במקביל, באופן דרמטי צמצום הגמישות לשעת אמת של תקשורת אלחוטית.

רוחב פס זיכרון גם מקנה את המידות הטובות ביותר.תאים SRAM מספקים גדול יותר L1 ו- L2 caches וזיכרון הגרדונית ללא שטח גדל יחסית. לדוגמה, נע בין 28 nm ל 7 nm בערך משולש צפיפות של SRAM מוטבע, המאפשר DSPs להחזיק פילטרים גדולים יותר או להיות משמיעים משקל על שבב.

שיפור הוראה - Set Enhancements

עם יותר טרנזירים זמינים, אדריכלות התחלה הוראה (ISAs) להתפתח לכלול הוראות מיוחדות עבור מספר מורכב סיבולת, סיבוב, ריצוף, רצף, ו- bit-reversal.הוראות אלה, לעתים קרובות מיושמות כמכונות מדינה מקופלות מיקרו-קוד, להפחית את מספר המחזורים ל- MAC ולשפר את קוד הצפיפות. Scaling ובכך מאפשר גרניטריות קנסות מותאם אישית ISA כדי להתאים את דפוסי ה-מעבדים - שחסרים כללי CPU.

דוגמה מאיור: 14 nm DSP יכול לעבד 256 נקודות FFT בערך 1.2 μs ב 1.5 GHz; אותו אלגוריתם על גרסה 7 nm של אותה הליבה פועל ב 0.6 μs at 2.4 GHz - שיפור 2x בשילוב עם הכפלת יחידות MAC, ממש חישוב רווחים של 3-4× לדור הם נפוצים ב-Leded DSP.

השפעה על כוח

יעילות כוח - המומנטת ב- GOPS/W (גיגה- שיתופי פעולה לוואט) - היא המדד הקריטי ביותר עבור יישומי DSP המופעלים על ידי סוללות ומגבילים תרמיים.תהליך הגדלה באופן היסטורי, אך המנגנונים הם יותר מהפחתה פשוטה של מתח.

חסכון באנרגיה דינמי

כוח דינמי הוא פרופורציה ל- capacitance × מתח 2 × תדירות. Scaling מפחית את הציפוי של כל טרנסיסטאור וחיבור, וגם מאפשר מתחים הפעלה נמוכים יותר. A טיפות מ 1.0 V ב-28 nm ל-0.75 V ב 7 nm תוצאות בהפחתה של 44% כוח דינמי להחלפת אירוע, אפילו כעלייה בתדירות.

אתגרים יציבים ו-Leakage

כוח סטטי, נשלט על ידי דליפת subthreshold, גדל באופן אקספוננציאלי עם מתח סף מופחת. at nodes מתחת 28 nm, דליפות יכול לקחת בחשבון 30-50% של כוח שבב הכולל במדינות idle. DSPs, אשר לעתים קרובות לפעול במכוון ממוחזר או התפרצויות, חייב להשתמש פיזור כוח אגרסיבי, הטיה גוף, וספריות מרובות-reshold כדי לשמור על דליפת הדלפת (Fretexer) עם financeernanceer ânanced אלקטרוסט (Fretretretretretretretretretretretretr) עם ânance) עם ânance) עם ânanced אלקטרו-Fretrastrresist יותר מאשר ânanced ânance ânanced â â â â â â ¢ ¢ â â â â â â â â ¢ â â â ¢ â â ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢

למרות אמצעים אלה, כוח סטטי נשאר דאגה משמעותית עבור יישומי DSP תמיד כמו התעוררות קולית או היתוך חיישן. כדי להתמודד, מעצבים מאמצים שעון מוטבע היטב חיתוך מתח דינמי (DVFS) ברמת ה- IP-block, ומבטיחים כי רק הנתונים הפעילים צורכים כוח דינמי.

יעילות Metrics for Real-World DSP Workloads

שיפור יעילות כוח מאויר על ידי השוואת DSPs לאורך דורות.מחקר של ליבות DSP מפוכחת באמצעות לוח זמנים:

  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) [15] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) [15] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

נתונים אלה מניחים צינור DSP טיפוסי עם 8-16 יחידות MAC ו 256 KB של זיכרון מקומי.השיפור 6x מ 28 nm ל 7 nm מאפשר מקרים חדשים של שימוש במקרים חדשים כגון עיבוד מכ"ם דידומי אודיו ברזולוציה גבוהה כי היו בעבר לא מעשי עקב תקציבי חשמל.

אתגרים ואתגרים מתעוררים

בעוד היתרונות של קנה מידה הם ברורים, הדרך לנקודות מתקדמות היא להקדים עם מורכבות מוגברת ועלות. אלה סוחרי DSP כוח לעשות החלטות ארכיטקטוניות קשות.

עלויות הייצור ו-Yeld

העלות ל-V עולה בחדות בכל צומת עקב לימוזינה מתקדמת (extreme אולטרה סגולt, או EUV, ב 7 nm ולמטה), מספר שלבים דפוסים, ולהגדיל ערכות מסיכה 5 nm יכול לעלות מעל 5 מיליון דולר, ותשואות על ביצועים חדשים Npowers הם בתחילה נמוך. עבור DSPs במחיר גבוה בשימוש בסמארטפונים וציוד רשת, העלות של 5 nmornm עדיין סביר יותר, אבל עדיין לא זמין עבור יישומים באיכות גבוהה יותר גבוהה, אבל עדיין נמוך יותר, 000 או NINEDOWER גבוה יותר, עדיין נמוך יותר, אבל לא זמין עבור NUMDNS.

אמינות ויציבות

בעוד ממדים טרנסיסטורים ניגשים בקנה מידה אטומי, וריאציות תהליכים - תנודות קורנות דונט, גסות קצה קצה קצה קצה, ומתח סף מתח לא מתאים - להיות בולט יותר.כדאיות זו עלולה לגרום כישלונות תזמון במסלולים קריטיים DSP ⁇ , במיוחד עבור ביצועים גבוהים של DSPIN מצופה גבוהה פעולות נקודתיות צפה. מעצבים חייבים לשלב ניתוח תזמון סטטיסטית והתאמה של נטייה גוף כדי להבטיח להקות שמירה לא לבצע ביצועים מורכבים, בנוסף לטמפרטורה שלילית (R) וטמפרטורה שלילית (R) וקיצור תמיד טמפרטורות חמורות יותר.

אכזבות חום וההכחשה הרכה

גם כאשר כוח transistor יורד, צפיפות הכוח הכוללת - וואט לכל מילימטר מרובע - גדל בצומת מתקדם. A 7 nm DSP הליבה ביצוע עומס עבודה FFT מתמשך יכול לייצר מעל 100 W / ס"מ2, מתקרב לגבולות של קירור אוויר קונבנציונלי. זה מזקק לעתים קרובות כוחות כדי לרסק שעון או ליישם מדיניות תרמית מתוחכמת (D), צמצום הביצועים היעילים כי הם מתקדמים יותר התחממות נתונים.

[ה]סוף של הסקאלה דננרד עבר את המיקוד מתדירות טהורה הגדלה לחדשנות אדריכלית והאצה מיוחדת.דSPs, עם הנתונים הרגילים שלהם ודפוסי גישה לזיכרון צפויים, הם בעלי יכולת טובה לנצל את צפיפות הטרנזיסטור שקדמו את הצמתים - אך רק אם מעצבים מנהלים בקפידה את הדליפה והתקציבים התרמישים שלהם."

כיוונים עתידיים: Beyond Conventional Scaling

כאשר החוק של מור מאט, תעשיית המוליכים למחצה חוקרת מספר דרכים להמשיך לשפר את ביצועי DSP ואת יעילות מבלי להסתמך רק על התכווצות גיאומטריות.

3D אינטגרציה ו-Heterogeneous Packaging

שלוש ממדים מתים ערימה מאפשרת ערימה של זיכרון ישירות על גבי לוגיקה DSP, צמצום באופן דרסטי אורך החיבור וההנעה.לדוגמה, שבב DSP משולב עם זיכרון גבוה פסווי (HBM) ערימה באמצעות silicon דרך (TSV) יכול להשיג רוחב פס זיכרון מעל 1 TB /s - קריטי עבור מערכת יחסים היברידית ומדורגת, אשר מת בערימה של 2D5 דרכים אפילו נמוך יותר.

שילוב heterogeneous גם מאפשר ערבוב ליבה של DSP בנוי על צומת לוגיקה מתקדם (למשל, 5 nm) עם בלוקים אנלוגיים /RF על צומת זול יותר, מבוגר יותר (למשל, 28 nm) גישה זו מייעלת את העלות ללא הקרבה של ביצועים דיגיטליים.

חומרים חדשים של ערוצים ואדריכלות טרנסטור

FinFETs שלטו בטווח של 16 nm ל 3 nm, אבל הצעד הבא - כל-כך רחוק (GAA) nanosheet transistors - מולר בקרה אלקטרוסטטית טובה יותר ודליפה נמוכה יותר.תהליך 3nm GAA של סמסונג הראה ירידה של 30% כוח באותו ביצועים בהשוואה FinFET. עבור DSPs, זה מתורגם ישירות לתוך החיים סוללה עבור מכשירים ניידים והורדת פיזור תרמי עבור בקרים תעשייתיים.

מעבר לסיליקון, החוקרים חוקרים חומרים 2D כמו molybdenum disulfide (MoS2) ו צינורות פחמן (CNTs) עבור צמתים עתידיים. בעוד עדיין ניסיוני, חומרים אלה מבטיחים ליד תחבורה בליסטי ו דליפה נמוכה מאוד, פוטנציאל המאפשר DSPs לפעול sub-0.5 V.

אדריכלות:

במקום לבנות DSPs, ספקים רבים מעצבים עכשיו מאיצים ספציפיים לתחום עבור משימות כמו FFT, ממטריקס רב-הכפלה, או רשת עצבית הקצוץ אלה נהנים אפילו יותר מסקאלה כי הם לסחור גמישות עבור יעילות גולמית. A ייעודי FFT מאצ'ר על 7m node יכול להשיג מעל 1S / W - 10 טוב יותר × יותר אלגוריתם אנרגיה רב-כך הוא מאפשר שילוב של מעבד חזק כמו DSP.

מבצע אולטרה-Low-Voltage

מחשוב ליד-הרסט, שבו ההיגיון פועל במתחים רק מעל סף transistor (0.4-0.6 V), יכול לקצץ אנרגיה לפעולה על ידי 5-10× בהשוואה למתח נומינאל, בעוד הביצועים יורד באופן משמעותי, משטר זה אידיאלי עבור משימות DSP תמיד כמו סימון מילות מפתח או חיישן. מעבדת טכנולוגיה חלקה של תהליכים הופכת פעולה קרובה יותר קיימא על ידי צמצום יכולת הגמישות הסטטיסטית כי גורם תזמון נמוך עם ביצועים נמוכים עם תפקוד גוף.

מסקנה

הטכנולוגיה של תהליכים ממשיכה להיות מנוע חזק לקידום ביצועי מעבד DSP ויעילות כוח, אבל היחסים צמחו יותר מורכב כמו גישה לגבולות פיזיים בסיסיים. מ 28 nm ל 3 nm, כל צומת חדש סיפק תדרי שעון גבוהים יותר, יחידות קידוד צפופי יותר, ואנרגיה נמוכה יותר ל- MacSP-מארגן יישומים ממעבדי בניין בזמן אמת 5G מתכווצים לאולטרסאונד רפואי נייד.

(ב) [15] ויקרא י"ד): "[ה]" (בראשית כ"ד:2] ,2 ,2 [15] ,ב"ה' (ב"ד: ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇