יציבות מערכות בקרה היא היסוד לפעילות בטוחה ויעילה של כל דבר מהרובוטים התעשייתיים ועד כלי רכב אוטונומיים.שני פרמטרים הקשורים זה השפעה ביקורתית על יציבות זו הם שיעור הדגימה של בקר והעיכוב חישובי.בעוד שלעתים קרובות נחשב בנפרד, ההשפעה המשולבת שלהם יכולה לעשות את ההבדל בין תגובה מוקרן היטב ותנוחת אסון. מאמר זה מספק מבט מעמיק על איך קצב הדגימה ועיכוב מערכת, המציע הדרכה מעשית עבור מהנדסי בקרה אמיתיים.

יסודות של רמת הדגימה בשליטה דיגיטלית

בכל מערכת בקרה דיגיטלית, הבקר קורא מדידות חיישן, קובע פעולה של שליטה, ומפיק פקודה במרווחי דיסקרטי (מרווחים) (תדירות עדכונים אלה היא ה-FLT:0controller Sample RateFLT:1), בדרך כלל ביטא (Hz) או כפי שזמן הדגימה:2TFLT 3LT 3LT: 4LTsFals:5: 5 שניות בדרך כלל יכול לדחות את הדינמיקה של ה-זמנית של ה-זמנית.

The Nyquist-Shannon - Theorem

מפרשת יסוד על שיעור הדגימה מגיע מן ה-FLT:0 (Nyquist-Shannon sampling LawFLT:1): כדי לשחזר במדויק אות מתמשך, תדירות הדגימה חייבת להיות לפחות פעמיים המרכיב התדירות הגבוה ביותר הנוכחי בסימן. במערכות בקרה, זה אומר שקצב הדגימה חייב להיות גדול פי שניים מהפס רוחב הפס הסגור של המערכת מתחת לסף זה מוביל ל- 20 פעמים גבוהות יותר מאשר ל- 10 קידודים הרצויים גבוהים יותר מאשר ל- 10.

לצליל עמוק יותר לתוך הקריטריון של Nyquist, יש להתייחס לסעיף הוויקיפדיה:0 (המאמר ויקיפדיה על המשפט הניזק-Shannon-Shannon sampling LawFLT:1).

עיכובים: מקורות ומדכאות

עיכוב משלים, המכונה לעתים קרובות עצלות קלט או זמן מת, הוא הזמן מחלף כאשר מדידה חיישן הוא מסומן עד תפוקת הבקרה המקבילה מוחל.

  • (ב) [15] ,9) ,9.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.
  • (ב) ⁇ :0) ⁇ ⁇ (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • זמן חישובי:0 (FLT:1) זמן ההוצאה להורג עבור אלגוריתמים, סינון ולוגיקה.
  • (ב) דחיית המרה:0Out): 1FLT:1 דיגיטלי-to-analog (DAC) הקובע זמן או עיכובים בנהגי הפעלה.

עיכוב פיצויי ביטוי לעתים קרובות כשבריר של תקופת הדגימה (FLT:0)Treaph:1cioFLT:2scioFLT 3: 3 (בביצועים רבים בזמן אמת, העיכוב הכולל הוא מונחה אחת (או פחות), אך בפועל זה יכול להשתנות עם עומס, הפרעה, טיפול, תזמון Jitter.

תוצאות על שלב Margin

[[המאה ה-20]]]] [[1924]]]]]]]] [[1924]]]]]]]] [[1924]]]]]]]], [[1924]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]], [[1924]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]] [[1924]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]] [[1924]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]], [[[[1924]]]]]] [[[[1924]]]]]], [[1924]]]]]]]] [[[[1924]]]]]]]]]]]]]]]]]]]], [[[[1924]]]]]] [[[[1924]]]]]]]] [[[[[[[[1924]]]]

הממשק של שער הדגימה ועיכוב על יציבות

שיעור הדגימה והעיכוב חישובי אינם עצמאיים.הגברת קצב הדגימה (הפחתת ה-FLT:0TentiFLT:1FLT:2sssFLT 3:3) בדרך כלל מפחיתה את העיכוב המוחלט אך עשויה להגדיל את העומס חישובי, פוטנציאל להאריך את העיכוב הכולל בזמן מוחלט.

(ב) מנקודת מבט של שליטה במשרה חלקית, התנהגות המערכת ניתחה באמצעות ה- (FLT:0z-transformationFLT:1 ו-FLT:2roots locusFLT 3: טכניקות.הפולים הסגורים נעים עם זמן הדגימה ועיכוב.כלל אצבע הוא כי העיכוב הכולל צריך להיות פחות מאחת מתקופות הדומיננטיות של יציבות רבת עבור מספר רב של 5 מגבלות בטוחות יותר מאשר מגבלות:

שלב-Lag Compensation and Filter

מעצבים לפעמים מעסיקים פיצוי בשלב או סמית 'צופים כדי להתמודד עם ההשפעות של עיכוב.עם זאת, שיטות אלה יש מגבלות. לדוגמה, צופה סמית ' מסתמכ על מודל צמחי מדויק; שגיאות דוגמנות עלול לגרום חוסר יציבות.

הנחיות עיצוב מעשי ומסחר

אופטימיזציה של קצב הדגימה ועיכוב היא בעיה רב-אובייקטיבית.השולחן הבא מסכם את ה- Tradingoffs:

ParameterHigh ValueLow Value
Sample RateFaster response, better disturbance rejection, higher computational load, tighter delay budgetLower computational load, larger phase margin erosion per delay, increased quantization error
Computational DelayDegrades phase margin, limits achievable bandwidth, may require compensationBetter stability, allows higher sample rates, more expensive hardware

בחירת רמת הדגמה המבוססת על System Dynamics

גישה שיטתית מתחילה עם זיהוי התדר הטבעי של המערכת ואת רוחב הפס הרצוי סגור-פרפרלופ. עבור מערכות הזמנה שנייה, שיעור הדגימה צריך להיות לפחות 10 פעמים את התדירות הטבעית הבלתי מזוהמת.עבור מערכות עם רעש חיישן, oversampling ו decimation יכול לשפר את ההחלטה מבלי להגדיל את קצב הדגימה של לולאה שליטה. מהנדסים חייבים גם לשקול את יכולת המעבד לבצע את השליטה בתוך הדגימה; לעתים קרובות מכתיב זה על פני המדגם העליון.

מינימום Computational נדחה

כדי להפחית את העיכוב:

  • השתמש בחומרה עם ביצוע דטרמיוני (למשל, מערך השערים שניתן להשגה, FPGAs, או מערכות הפעלה בזמן אמת, RTOS).
  • אופטימיזציה קוד על ידי צמצום פעולות מתמטיות (למשל, סטויציה של נקודות קבוע, טבלאות של תצפיות).
  • רכישת חיישן פייפס עם חישוב שבו ניתן.
  • בחר פרוטוקולי תקשורת עם שקיפות נמוכה (למשל, QSPI במקום I2C).

משאב מעשי בתזמון בזמן אמת זמין מ-FLT:0 ,OSDev's Real-Time System PageFLT:1.

מחקרים ב-Stability Disability

רובוטיקה: בקרת טורק גבוהה

ברובוטים שיתופיים, לולאות בקרה של מומנט לרוץ לעתים קרובות 1-10 kHz. עיכוב חישובי של 50 מיקרו-שניות (0.05 מ's) כבר מציג שלב 0.5 מעלות ב 100 הרץ, צמצום שולי שלב עד כמה מעלות.אם המעבד מוגזם יתר והזמן לולאה משתנה, הג'טר וכתוצאה מכך יכול לגרום למחזורי הגבלת מחזורים או למעצבים מותאמים.

המונחים: Flight Control Actuation

מערכות בקרת טיסה (fly-by-wire) דורשות תזמון תזמון מאוד מכריע.שיעורי של 400-800 הרץ נפוצים, ועיכוב הלולאה הכולל חייב להיות מתחת 2-3 מ"ג.עכב של רק אחד נוסף נוסף השניות בשל איטי אוטובוס או עומס CPU כבד הוביל לתנודות המושרה הטייס (PIO) בחלק מהמטוסים.

לקריאה נוספת על שולי בקרת הטיסה, ראה:0NASA דוחות טכניים Server: Handling Qualities ו Stability MarginsveFLT:1.

שיקולים מתקדמים: רמות דגימות משתנות ו- Multi-Rate Systems

כמה בקרים מודרניים משתמשים בשיעורי דגימות משתנים כדי להתאים עומס מעבד, אבל זה מציג חוסר אחריות. מערכות רב-rate מעסיקים שיעורי דגימה שונים עבור לולאות בקרה שונות (למשל, לולאה פנימית מהירה, לולאה חיצונית איטית יותר).האינטראקציה בין הדרגות יש לנתח בזהירות באמצעות שיטות מרובות-טרנס.

Jitter and Its Effect on Stability

Jitter או עיכוב בדגימה - יכול להיות מזיק יותר מאשר עיכוב קבוע כי זה מציג לא לינאריות ויכול להרגשת מצבי פעולה במשרה גבוהה. מערכות הפעלה בזמן אמת עם תזמון טרום מרתיע יכול להפחית את Jitter, אבל משימה זהירה והפרעה טיפול הם קריטי. עבור מערכות בזמן אמת קשה, באמצעות זמן חומרה כדי לגרום דגימה של תוכנות לחסל Jitter.

מסקנה

שיעור הדגימה של הבקר ועיכוב חישובי הם גורמים תאומים כי מהנדסים חייבים איזון כדי להשיג שליטה יציבה, ביצועים גבוהים יותר. שיעור מדגם גבוה יותר משפר את ההיענות אבל הידוק התקציב העיכוב ומגדיל את הביקוש חישובי.יתר עיכוב בשלב הצלעות, פוטנציאל להוביל לתנודות או לעמוד בכישלון. על ידי הבנת קריטריון נייקט, מכניקת שלב, ואת המגבלות המעשיות של חומרה ותוכנות, מעצבים יכולים למזער את הסיכון המתאים, ובסופו של סימולציה של פתרון, ובסופו של שימוש ברזולוציה יעילה, ובסופו של דבר, באמצעות סימולציה יעילה, כאשר הם בעלי יעילותו של יישום, ובסופו של דבר, כאשר הם בעליל, כאשר הם בעליל של סימולציה יעילה, כאשר הם בעליל, ובסופו של דבר, כאשר הם בעלילורד, כלומר, כאשר הם בעליל, ובסופו של דבר, באמצעות סיבוכים עקבית של יעילות גבוהה של יישום זהה של יעילות גבוהה, באמצעות סימולציה יעילה, באמצעות סיבוכים של מערכת בקרה אחת, באמצעות סיבוכים סימולציה יעילה, ובסופו של תהליך בקרה סימולציה יעילה, כאשר הם בעלי תפקוד זהה של יישום זהה, ובסופו של יעילות של יעילות של מערכת בקרה סימולציה יעילה, ובסופו של יישום זהה, ובסופו של יישום.

עבור אלה המבקשים טיפול מתמטי יותר, חברת IEEE Control Systems מפרסם מאמרים על מערכות עיכובים בעיכובים בדיסקרטי; דוגמה היא FLT:0" ניתוח יכולת של מערכות בקרת נתונים עם Input Delay"FLT:1.