התפקיד של FPGA-מבוסס Digital Down Converters ב מודרני ADC Signal עיבוד

אנליסטים-to-Digital Converters (ADCs) משמשים גשר בין אותות בעולם האמיתי רציף לבין התחום הדיגיטלי דיסקרטי (ADCs) כדרישות תקשורת אלחוטית, מכ"ם ודוחף כלי לעבר רוחב פס גבוה יותר וטווח דינמי יותר, שרשרת העיבוד הדיגיטלית לאחר ADC חייב לשמור על קצב עיבוד קבוע.

FPGA-מבוסס על Digital Down Converters

DDC מבוסס FPGA הוא מערכת עיבוד אותות דיגיטלית אשר מבצע תרגום תדר, סינון, והפחתה של דגימות על אות רחב פס דיגיטלי.זה לוקח את התפוקה של ADC - לעתים קרובות במאות מגה-מגימות לשנייה - ו down-con-converts קבוצה של תדר נבחר כדי לבסס (או תדירות ביניים) תוך צמצום הנתונים לרמה מסוימת של תפקוד CGADPU מותאם אישית, מאפשר לקביעת רוחב פס מתודולוגיה סטנדרטית של CGA-DPU.

אדריכלות: DDC

(ה) ,ד) הוא ארבעה שלבים עיקריים: ⁇ :0local oscillator ו- Mixerph 1, AFLT:2numerly מבוקר oscillator (NCO) מונעים מספר רב של מקורות שינוי בדרגה של ספקטרום (FLT:4low-pass-FLT) ו-i-DV6 דונם, אשר , אשר , לעומת זאת, , הם לעתים קרובות, כאשר הם נמצאים בתדירות גבוהה של ספקטרום של [15].

אוספיטור (NCO)

NCO מייצר קידוד דיגיטלי ולוחמת cosine בתדירות גבוהה למשתמש.זה בדרך כלל משתמש accumulator שלב ושולחן מבט למיפוי אמפליטי.מודרני FPGAs כולל ליבות NCO מותאם אישית שיכולים לתמוך ברזולוציה גבוהה מאוד של כוונון (למשל, שלב 32 סיביות) וטווח דינמי מופרע (SF) ב -100B עודף חייב לתמוך בתדירות גבוהה של NCO הוא יעיל מאוד.

ערבוב ופילטר

המיקסר הדיגיטלי מכפיל את זרם הנתונים של ADC על ידי הפלטים NCO, ייצור in-phase (I) ו quadrature (Q) אותות בסיס בסיס הפונקציה זו מבוצעת בדרך כלל עם מכפילים חומרה המוטבעים בפסות DSPGA של FPGA. , בעוד אותות מקיפים נמוכים פילטרים הוא קריטי כדי לדכא את התגובה של ערוצים ורעש (F) הם נפוצים עבור מסננים לטווח קצר, כי הם לעצור את הפילטרים בטווח גבוה של מעבר של פילטרים, כי הם הכרחי.

הפחתה

(ה) ירידה בשיעור הדגימה על ידי הסרת דגימות לאחר סינון.כל שלב הפחת חייב לכלול מסנן נגד-aliasing כדי למנוע קפלה ספקטרלית (הגורם הפחת (ראה:0 מ'מב':0) באמצעות מסננים גדולים (FLT) ללא צורך ב- 26% (FLT:2fFLT 3s outphir=Freaveb: 7)

היתרונות של הטמעת DDCs ב FPGAs

DDCs מבוסס FPGA הפכו לחדור בעיבוד ADC ביצועים גבוהים כי הם משלבים במהירות ייחודית, הסתגלות ואינטגרציה. היתרונות הבאים להפוך אותם הפלטפורמה של בחירה עבור מערכות חדשניות רבות.

  • (FLT:0) מקבילות בזמן אמת: FPGAs מעבדים מספר זרמי נתונים בו זמנית. FPGA אחד יכול לארח עשרות ערוצי DDC עצמאיים, כל אחד מהם מכוון לתדירות שונה.זה אידיאלי עבור מכ"ם בשלבי-ריי או תחנות בסיס מסיביות של MIMO שבו מאות אותות אנטנה זקוקים לתקשורות.
  • (FLT:0) Reconfigurability:FLT:1 בניגוד DDCs מבוסס ASIC, FPGA יכול להיות reprogramed בתחום כדי לתמוך גלפורציות חדשות, תוכניות תדירות, או מפרטים. גמישות זו מפחיתה את עלות מחזור החיים של מערכות תקשורת ורדאר ומאפשר פלטפורמה חומרה אחת לשרת משימות מרובות.
  • (FLT:0)Low Latency:FLT:1 FPGA ההיגיון פועל עם נטיות מנבאת, מונע צינורות.עבור לולאות בקרה במכ"ם או beamforming, כמה מיקרו שניות של עיכוב עיבוד יכול להיות מכריע. An FPGA DDC יכול לספק בסיס I / Q נתונים עם קיבולת תת-מיקרו-מיקרו-שנית, עלייה של יישום מבוסס תוכנה.
  • (FLT:0) אינטגרציה של שרשרת אות מלאה: ההרחבה 1 (DDC) היא רק חלק אחד של מקלט גדול יותר. FPGAs יכול לשלב שליטה אוטומטית על רווח (AGC), נטייה דיגיטלית (DPD), מסנני תיקון ערוצים, ואפילו בלוקים דמוגרפיים על אותו שבב.
  • (FLT:0) התנהגות בלתי-טווח: FLT:1 משום שחומרת ה-FPGA היא מעגל דיגיטלי קבוע ב- Runtime (עד תכנות מחדש), התזמון של פעולות DDC הוא חוזר וחופשי מה-Jyitter בפתרונות המבוססים על מעבד.זה חיוני עבור יישומי מכ"ם ומדידה מדויקת.

המונחים: ADC Signal Processing

השילוב של נתוני ADC מהירים ועומס העיבוד הכבד של המרה למטה הופך את FPGA DDCs הכרחי במספר תחומים. להלן הם חלק ממקרי השימוש החשובים ביותר.

רדיו מבוסס תוכנה (SDR) ורדיו קוגניטיבי

מערכות SDR חייבות להתמודד עם תקני תקשורת מרובים המשתרעים על פני מאות מגה-הרץ. An FPGA DDC יכול להוריד את ה-DDC ולתחמש את כל אזור Nyquist של ADC במהירות גבוהה (למשל, 3 GS/s ADC המכס 1.5 GHz של רוחב פס) לעשרות או מאות ערוצי פס צר.זה מאפשר פלטפורמה רדיו יחיד לתמיכה LTE, 5GR, Wi-Fi-FDDR, ואפילו פונקציות רדיו דינמית, כדי להתאים את הספקטרום ה-D.

רדאר ולוחמה אלקטרונית

מקלטי מכ"ם מודרניים מדגימים רוחב פסים מיידיים רחבים (למשל, 1 GHz או יותר) כדי ללכוד את רזולוציית טווח. FPGA DDCs למטה-convert the Reflectes from Multiple הדופק חזרות לתוך נתונים I / Q בתעריף נמוך יותר, אשר יכול להיות מעובד על ידי דחיסת הדופק ו-Doppler סינון מערכות לוחמה אלקטרונית להשתמש DDCs כדי לזהות ולאחד אותות רחבים על פני ספקטרום DGA XFx בדוגמאות נוספות.

אסטרונומיה רדיו

טלסקופי רדיו מסתמכים על מגוון עצום של אנטנה, כל אחד הדורש במקביל המרה של מספר להקות תדרים. FPGA מבוסס DDCs יכול לעבד את אותות השמים הדיגיטליים מכל האנטנה בזמן אמת, לייצר נתונים בסיס עבור מחוקקים.טווח דינמי גבוה (לעתים קרובות 8-12 סיביות מ- ADC) ורעש נמוך של FPGA DDCs הם חיוניים לזיהוי מקורות אסטרונומיים חלשים עבור מסנן (C) לשימוש פילטרים סטנדרטיים (C) לסינון חומרים FPC).

פיזיקה גבוהה-אנרגיה וחקירה מדעית

גלאי חלקיקים וכלי אבחון מייצרים הדופק אנלוגי מהיר כי חייב להיות דיגיטציה מעובד כדי לחלץ אנרגיה ותזמון מידע. FPGA DDC יכול לבצע שחזור בסיס דיגיטלי, הדופק בעיצוב, ודחיית ערמה על ידי ערבוב הדופק הדיגיטלי לפס בסיס וליישם מסננים מתאימים.הגבוהה באמצעות FPGA DDCs מאפשר אלפי ערוצים להיות מוקרן ומעובד על לוח יחיד, המאפשרים עבור מערכות הדמיה רפואית או הדמיה.

אתגרים עיצוב ושיקולים

בעוד FPGA DDCs מציעים יתרונות רבים, העיצוב שלהם דורש תשומת לב זהירה למספר גורמים כדי להבטיח ניתוח אמין, ביצועים גבוהים.

שיעור התזמון ותזמון קליק

(ה-ADCs כיום יכול לרוץ 10+ GS / FPGA I / O חייב ללכוד נתונים בשיעורים אלה, לעתים קרובות באמצעות ממשקים סדרתיים מהירים (JESD204B / C) בתוך FPGA, DDC חייב לעבד נתונים בקצב ADC המלא או להשתמש במספר רב של מסלולים מקבילים.

עיצוב פילטר ו-Allocation

שלב סינון נמוך צורכים את רוב משאבי FPGA (DSP פרוסות וחסום RAM) ב DDC.בחירת סדר סינון מתאים, דיוק יעיל, ואת מבנה decimation משפיע ישירות על הביצועים והאזור. אסטרטגיה נפוצה היא להשתמש מסנן CIRIC עבור השלבים הראשונים של יעילות גבוהה של שימוש, ואחריו מסנן FIR עבור פיצוי קנס ובחירתיות בסדר.

כוח

נתוני עיבוד ב-Gangasample בתוך FPGA יכולים להוביל לפיזור משמעותי של כוח דינמי כוח.DDC יישום צורך בערך פרופורציה למספר ההכפלה והזיכרון.טכניקות כדי להפחית את הכוח כוללים גלי שעון, באמצעות בלוקים DSP מוקשים (שהינם יעילים יותר מאשר מכפילים מבוססי LUT), ולהפחית את הדיוק של אותות ביניים שבהם SNR מאפשר עבור מערכות מופעלות או תרמילי, יכול לשקול יעילות גבוהה יותר עבור DDC.

שלב רעש והופעה טוהר

הרזולוציה של NCO וטוהר ספקטרלי הם קריטיים.אפילו שגיאה קטנה של שלב יכול ליצור גוונים מעוררים כי להפחית את מספר יעיל של ביטים (ENOB) של המערכת.שימוש במולטור גדול של שלב קטן (למשל, 32 סיביות) ודיגינג יכול לדחוף מתחת לרצפה הרעש הקוונטי של ה-FPGAs דיגיטלי שעון (DCM) או להפעיל משאבים נמוכים מאוד.

השוואה עם ASIC ו- DSP יישום

FPGA מבוסס DDCs תופסת קרקע ביניים בין ASICs קבוע מעבדי DSP למטרות כלליות. ASIC DDCs (או שבבים עמידים או מוטבע במודולים רב-כיפ) מציעים את הכוח הנמוך ביותר ואת המהירות הגבוהה ביותר עבור תוכנית תדר מסוים, אבל הם לא יכולים להיות שונה לאחר שיוצרו מעבדי DSP (למשל, משפחת C66) לספק גמישות באמצעות מגבלות מהירות, אבל זהה באמצעות מספר מוגבל ל-GA, במיוחד כאשר הם נדרשים על ידי שימוש במגוון רחב של פעולות.

מגמות עתידיות וטכנולוגיות מתפתחות

האבולוציה של ארכיטקטורות FPGA ואלגוריתמי עיבוד אותות ממשיכה להרחיב את היכולות של DDCs. כמה מגמות מעצבות את הדור הבא של מערכות DDC מבוססות FPGA.

שילוב של Machine Learning for Adaptive Filtering

מסנני DDC מסורתיים יש coefficients קבועים, אבל מחקר חדש משתמש ברשתות עצביות כדי להתאים באופן דינמי משקולות מסנן מבוסס על תנאי אות.לדוגמה, רשת מתווך יכול לזהות הפרעה ולהגדיר מחדש את מסנן של DDC כדי לא לחתוך את ה-DDC תוך שמירה על רוחב פס. FPGA ספקים מציעים כעת מנועי AI קשיחים (למשל, Xilinx Engine) שיכול להאיץ רשת עצבית כזאת בצד השני של מקלט נמוך מאוד, עם לוגיקה נמוכה מאוד.

אינטגרציה גבוהה יותר ומערכת-on-Chip (SoC) FPGAs

FPGAs (כמו ההרחבה Versal ACAP מ AMD / Xilinx) משלב לא רק את ההיגיון ההסתברותי, אלא גם מספר רב של ADCs (באמצעות JESD204C), מעבדים רב-coreים (ARMx-A72), ומערך DSP ייעודי.זה מאפשר את שרשרת המקלט כולה - מ ממשק ADC לעיבוד אותות דיגיטליים לערימות - להיות מיושם על מכשיר יחיד ולהפחית אינטגרציה של 5G.

אדריכלות יעילה באנרגיה

יצרני FPGA מפתחים מרקים לוגיים חדשים שיכולים לסחור ביצועים עבור כוח דינמי. עבור DDCs, זה אומר את היכולת לסגור ערוצים לא בשימוש, מתח בקנה מידה ותדירות עם עומס, ולהשתמש בטכניקות מחשוב משוערות שבו ניתן. Polyphase DDC מבנים לחלוק מסנן coefficients על פני ערוצים מרובים גם להפחית את צריכת משאבים וכוח.

אוטומציה של Design

עיצוב DDC מאפס דורש מומחיות עמוקה.כלים חדשים ברמת גבוהה (HLS) מאפשרים למהנדסים לציין DDC ב C++ או SystemC, אשר לאחר מכן יוצר חומרה ממוטבת. בעוד עיצוב RTL המסורתי עדיין מציע את השליטה הטובה ביותר על תזמון ומשאבים, HLS התבגר מספיק עבור עיצובי DDC רבים, במיוחד עבור בנקים מסנן ו- NCOs אינטגרציה עם MAAB /Su-link וכלים עיצוב סימולציה ו-GA.

מסקנה

ממירים דיגיטליים מבוססי FPGA הם אבן הפינה של עיבוד אותות מהיר מהיר ADC מהיר מודרני.היכולת שלהם לבצע תרגום תדר, סינון, ו decimation בזמן אמת על פני ערוצים מרובים עם שקיפות נמוכה הופכת אותם הכרחיים בתקשורת, מכ"ם, כלי שיט ומעבר. כמו טכנולוגיית אותות FPGA ממשיכה להתקדם - עם שילוב גבוה יותר, מעבדים מוטבעים, AI ו-Accels - התפקיד של קיבולת של DDC, אשר מאפשר מענה טוב יותר ויותר, ומהנדסים דינמיים, אשר יהיה מסוגל יותר ויותר לסגל, ומהנדסים, ו-DGA, כדי להתאים את המהנדסים מתקדמים יותר ויותר, ו-DDC, כדי להתאים את המהנדסים מתקדמים יותר ויותר.