מקור: Early Roting Fabrics and their Limitations

ההיסטוריה של FPGA interconnect היא סיפור של פריצות דרך מצטברות שהפכו לוגיקה בת קיימא מפתרון דבק דבק-לוגי לתוך פלטפורמה המסוגלת להתחרות עם סיליקון מותאם אישית.במכשירים המוקדמים של אמצע שנות ה-80, הבד המפחיד היה לאחראיט - אוסף ספארי של טרנזיסטרנס ומספרקס כי חסימת לוגיקה מחוברת ברשת נוקשה.

Pass-Transistor רוסינג ו- Speed Bottleneck

הגישה הטרנסנדנטלית של העובר נשלטת על ידי תאים מוקדמים בשל הפשטות והקטנות שלה, טראנס חד-ערוצי הנשלט על ידי תא SRAM יכול להתחבר או לנתק שני פלחי חוט.עם זאת, הטופולוגיה הזו סבלה מהתנגדות לא ליניארית שמשתנה עם מתח אותות, יצירת עיכובים בלתי צפויים של תזמון ידני, כפי שחותני התקנים עלו במהלך שנות ה-90 - מאלפי שערי אלפי עד אלפי - העיוות המהיר הפך לעיכוב מוקדם ל- 70 של הסיבוכים של המאוחרים ל-הכיבוי- 70 של המאוחרים, אפילו ל- 70, ל-4%, ל-4%, שלא ניתן היה לעתים קרובות, כמו גם לעיכובים, שלא ניתן היה לעכב את התזמון התקפים מתקדמים, כמו גם ל-הכיבוי תזמון חסר תכנון נמוך, כמו גם ל-7%, כיבוי תזמון התקני ביצועים גבוהים יותר, כמו גם ל-7%, כיבוי תזמון, אשר לא צפוי, כיבוי תזמון ללא טיפול ידניים, כמו גם ל-ידי התקנים בלתי-ידי התקנים בלתי-7%, כמו גם למנוע עיכובים, כמו תזמון, כמו תזמון, כיבוי תזמון, אשר לא מתוכנן ל-ידי התקנים בלתי-ידי התקפים בלתי-מ

שינוי לקראת תזמון

בתחילת שנות ה-90, כמה ספקים הכירו כי הארכיטקטורה של ההמראה הנדרשת רפורמה יסודית. Actel הציגה את הקישורים מבוססי תזמון מבוססי אנטי-שימוש שהציעו התנגדות נמוכה יותר מאשר עוברים טרנזיטים אבל היו חד-פעמיים חד-פעמיים, להקריב מחדש עבור מהירות.com- השפעה רבה יותר של שינוי משמעותי של מערכת ההפעלה של מספר PGTer-based, שבו ניתן לבחור מערך של חוטים חד-פעמיים באמצעות גישה דינמית, אשר פותחה על ידי Xouted-מחדש, אשר יכול להחליף את העיצוב עם מספר גדול יותר, אשר יכול להחליף את העיצוב, אשר יכול להחליף את ה-מחדשה, אשר ניתן להחליף את ה-מחדשה, אשר היה להחליף את העיצוב עם מספר רב יותר, אשר ניתן להחליף את העיצוב עם מספר גדול יותר, אשר עשוי לשנות את העיצוב עם מספר גדול יותר, עם מספר גדול יותר, אשר היה להחליף את העיצוב עם מספר גדול יותר, אשר עשוי להיות מתואם עם מספר גדול יותר, אשר עשוי להיות מוגדר על ידי מערכת הפעלה מחדש של מספר רב יותר, אשר עשוי להיות מתואם עם תכונות מופעלת משקל, אשר יכול להיות מוגדר על ידי מערכת הפעלה מחדש של מספר רב-מחדש, אשר יכול להיות מוגדר על ידי מערכת הפעלה מחדש של מספר ®SXT

אדריכלות אי-Style ועידן הסקלינג

האדריכלות בסגנון האי התפתחה כפרדיגמה הדומיננטית בשנות ה-90 המאוחרות ובתחילת שנות ה-2000, המספקת את הבסיס הגדל שאיפשר ל-FPGAs לעקוב אחר חוק מור. במודל זה, בלוקים לוגיקה ניתנים להגדרה (CLBs) מסודרים במערך קבוע דו-ממדי, מוקף בערוצים קדחתיים המכילים חרוטים של אורכו משתנה.

ערוץ מבוסס על חתירה ו-WiFi Segmentation

היעילות של מכשירים בסגנון האי תלויות באסטרטגיות של פילוח חוטים קצרים, המשתרעות על ידי מעבד יחיד CLB לספק קשרים מהירים בין אלמנטים לוגיים שכנים, בעוד כפול, quad, וקווים ארוכים לדלג על בלוקים כדי להפחית את העיכוב עבור נקודות קצה מרוחקות. Xilinx חלוץ לעבור את הפיגור ה-Routive של שידורים משולבים עם כל מיניסטרציה מבוססת צינורות אשר אפשרה על פני ערוצים אלקטרוניים וקווי תיבות של PG.

ההיררכיה המודרנית

FPGAs העכשווית לשאת דמיון מועט לאבות בסגנון האי שלהם.המרקם הבין-קשר התפתח לתוך אוסף מגובש של רשתות מיוחדות, כל אחד מותאם לתבנית תקשורת ספציפית.התקני high-end עכשיו משלבים תת-מערכות מעבד קשיחות, ריבוי-gigabit transceivers, ותשתית רשת-on-chip כי לטשטש את הקו בין לוגיקה תוכנה ו- ASICs מלא מאפשר להיררכיה מתאימה.

המונחים: Routing Resources

בדים מודרניים של פריקינג לאמץ היררכיה רבת-שכבתית המשתרעת על ידי קשרים מקומיים ישירים לקווים מתקדמים יותר, בעוד ש-32 נקודות עיקריות שאינן משאבים קריטיים, קישורים ישירים מתחברים אלמנטים לוגיקה סמוכים עם עיכוב אפס - באופן זמני פחות מ -100 פיקוות ביניים מוקצה לכדי אותות כפולים וקבועים יותר של Intel, אשר משתרעים על פני 2 או ארבעה ליטרים, המציעים נמוכים למרחקים תוך שמירה על גמישות גבוהה על פני השטח של ה-ידי ה-מחץ גבוה של ה-ידי ה-ה.

אינטגרציה מהירה Serial I/O ו- Transceiver

שילוב של גשרים רב-ג'יגהביט טרמפינס הרחיב את הקישור FPGA מעבר לגבול השבבים, המאפשר חיבור ישיר לפרוטוקולים סידוריים מהירים ללא מכשירים PHY חיצוניים. Transceivers מודרניים כוללים מעגלי שחזור נתונים משולבים, שלבים שווים, ולוגיקה תיבת הילוכים המסוגלת לתמוך ב-Gbspoutsss perpives-pvate בתוך רוחב פס רחב של ציוד CV.

אדריכלות רשת-on-Chip

השינוי האדריכלי המשמעותי ביותר מאז עידן האי הוא מבוא של תשתיות רשת-על-ידי-צ'יפ (NoC) המספקות גישה היברידית של נתונים שאינם ניתנים להפעלה, אשר צורכת משאבים לוגיים ו סובלת מגמישות של זמן רב, NoC מספק רשת משולבת עם נתבים ייעודיים וערוצים פיזיים מבוזרים על פני השטח של AMD, אשר מתואמים את הגישה הבסיסית שלה עם מעבדים מאובטחים מרובים, ללא אבטחה גבוהה, ו-Dycware אבטחה.

ביצועים ואופטימיזציה של כוח

האבולוציה של טכנולוגיית הקישור משפיע ישירות על שני המדדים הקריטיים במערכות אלקטרוניות: מהירות ויעילות אנרגיה. בעוד תהליך Node מדרגת מספק ביצועים טרנסיסטורים גולמיים, הקישור קובע אם ניתן להשתמש ביעילות במהירות זו ללא צריכת חשמל מופרזת. FPGAs המודרנית הגביל את הפער עם ASICs באמצעות עיצוב ארכיטקטורת כלי מתקדם זה אופטימיזציה.

סגירת הפערים

כל דור של אדריכלות גילוח הפחית את עונש השקיפות שהפך את FPGAs לאט יותר מאשר ASICs.המבוא של רשתות לשאת ייעודיות ונתיבי קסטלציה מבטלים את הצורך בהפעלה של פעולות קידוד, המאפשרים למוסיפים ולהכפלים לפעול במהירות מלאה של נתונים PGSP חסומים עם חיבור ייעודי לחסימות נמוכות של מסלולים ב- 40% בהשוואה ל- RUSCrevetrevetremetrevetreved, אשר נמצאים כעת, כולל של מנועי תמיכה ב-RUSCRUSCRICRICR.

צמצום כוח החיבור

תכונות כוח חיבוריות עבור חלק משמעותי של כוח דינמי הכולל FPGAs - לעתים קרובות מעל 50% בעיצובים גבוהים של אופטימיזציה כלים מודרניים לטפל זה באמצעות התאמות כי בוחר נתיבי יכולת נמוכה יותר עבור אותות שאינם קריטיים, צמצום החלפת אנרגיה ללא הגבלת זמן מסוימת של אופטימיזציה חלקית דינמי מאפשר אזורים לא פעיל של השבבים להיות מופעל, בעוד routing עצמו מתוכנן עם כמה רמות הפעלה נמוכה יותר של טווח כפול לחץ על פני שטח.

דרישות אינטר-קישוריות של יישומים

יכולות הקישור המשופרות מנעו דומיינים חדשים של יישומים שבהם יכולת מחדש ותפוקה גבוהה הן קריטיות. במערכות אלה, הקישור אינו רק אמצעי לחיבור לוגיקה - הוא הגורם העיקרי של ביצועי המערכת וגמישות.

מרכז נתונים ו-Smart NICs

ספקי ענן לפרוס FPGAs עבור התאוצה של הפונקציה הרשת, דירוג החיפוש והצפנת ה-FPGAs באפליקציות אלה, הקישור חייב לתמוך במספר רב של 100G Ethernet מחובר ישירות למרק, הדורש נתיבים transceive להאכיל לתוך צינורות עיבוד החבילה עם מהירויות מעבדים אופטימיזציה של Microsoft, אשר משתמש ב- CLCL של תוכנת אחסון ללא הגבלת זמן יעילה, אשר משתמשת ב- CRMRITRITRITRITR ללא הגבלת זמן יעילה כדי להבטיח נתונים של Microsoft באמצעות Microsoft באמצעות תוכנת אחסון יעילה של Microsoft באמצעות Microsoft באמצעות Microsoft באמצעות תוכנת אחסון יעילה של נתונים CRMIX באופן יעיל של Microsoft ללא הגבלת זמן יעילה של Microsoft ללא הגבלת זמן יעילה של Microsoft ללא TRAFPGL CRMR.

5G ו- O-RAN Infrastructure

ה- 5G רשתות דורש עיבוד אות דיגיטלי מסיבי עם שקיפות ⁇ יסטית, מה שהופך FPGA קישורי מאפשר קריטי מערכות MIMO Massive דורשות חסכוניים להיות מיושם על מאות ערוצי אנטנה בו זמנית, דורש קשרים פסים גבוהים בין בלוקים DSP ל- FPGout מצויד עם JESD204B / C קישורים סידוריים המחברים ישירות ל-RFR, אשר מאפשר מיפוי נתונים דינמיים, כגון פונקציות של ממשק יעיל.

« « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « « «

צוק בינה מלאכותית דורש איזון של חישוב מקביל ותנועת נתונים יעילה.FPGAs מצטיין כי החיבור יכול להיות מותאם ליצירת נתיבי נתונים צינורות עמוק אשר מזרמים משקלים מזיכרון שבב לאלפים של יחידות מרובות-היתר-היתר-היתר-התחברות ה-Scarantlefing מאפשר יישום של רשתות עצביות חסומות, שבו רק קשרים פעילים לצרוך כוח ומשאבים.

אתגרים עיצוביים עקביים

למרות עשרות שנים של התקדמות, עיצוב הקישור ניצב בפני אתגרים פיזיים וכלכליים בסיסיים שממשיכים להניע חדשנות.כפי שתהליך הגיאומטריה מתכווץ, עיכוב חיבור וצריכת החשמל הופכים לגורמים דומיננטיים, הדורשים התקדמות מתמדת בחומרים, אדריכלות וכלים עיצוביים.

אותות בתדירות גבוהה

בתהליכים גמישים של PCB, צפיפות חוטי מתכת וספאם קרוב של ערוצים ניתוק ליצור הפיכה משמעותית קיבולית קיבולית וקרוסטור בין השורות הסמוכים.כאשר אותות עוברים בשיעורי ג'יגההרץ, הפיכה זו יכולה לגרום לאי ודאות תזמון וכשלונות פונקציונליים. FPGA להתמודד עם זה באמצעות מגן זהיר של רשתות קריטיות, שימוש בסימן שונה עבור שעונים רגישים, וביצוע של מטוסים אגרסיביים כגון התנגשות יעילה על פני השטח.

הכחשת ההכחשה והניהול

הפעילות ההחלפה במרקדות גבוהה מאוד יוצרת צפיפות כוח מקומית שיכולה לעלות על היכולת התרמית של חבילות סטנדרטיות.אזורים טרנסצצנטריים עם נתיבים פעילים מרובים יכול לייצר גלי חום דומים ליבות CPU, הדורשים פיזור תרמי יעיל דרך כיור חום וזרימת אוויר מאולץ.

כיוונים מתעוררים

העשור הבא יביא שינויים טרנספורמטיביים לחיבורים של FPGA כשילוב אופטי, אריזה תלת-ממדית וטכנולוגיות אלחוטיות בוגרות.ההתקדמות הזו תגדיר מחדש את הגבולות בין תקשורת על שבב לבין תקשורת מחוץ ל-chip, המאפשרת יכולת מדרגית חסרת תקדים והגדרה מחדש.

תצלום: Silicon Photonics and Optical Routing

חיבורים חשמליים עומדים בפני מגבלות רוחב פס בסיסיות עקב אפקט העור והפסדים דיאלקטריים שעולים עם מרחק ותדירות. סיליקון פוטוניקה מציעה פתרון פוטנציאלי על ידי החלפת אותות חשמליים עם אור, השגת שיעורי נתונים רב-טרביט עם כוח נמוך יותר ל bit. חוקרים מפתחים מודולים פוטוניים, גלאיים, ומדריכי גל שניתן לשלבם על FPGA או ישירות ב-APTS של מערכת הפעלה של תמונות מרובות, בעוד שעדיין יכולה להיות משולבת עם שבבים חשמליים עם שבבים חשמליים עם שבבים חשמליים עם שבבים חשמליים עם שבבים חשמליים.

3D Heterogeneous אינטגרציה

טכניקות אינטגרציה תלת-ממדיות כגון טכנולוגיות באמצעות-סיליקון וחיבור היברידי מאפשרות למספר מתים להיות מחסנים אנכית עם חיבורים צפופים, קצרים.טכנולוגיות EMIB ו- Foveros ועיצובים מבוססי שבבים מבוססי שבב AMD לדגום גישה זו.במערכת הפעלה של 3D FPGA, בסיס מכיל את התשתית המרשימה תוך כדי התאמה עם DSP או מנועים משולבים עלות אבטחה בשלב מאוחר יותר.

קישורים אלחוטיים ו- Chiplet Ecosystems

כיוון יותר קידוד הוא השימוש של חיבורים אלחוטיים של רדיו- ⁇ בתוך חבילת שבב.אנטנות מיניאטוריות המהדהדות על תת-קרקעי הסיליקון יכולות לשדר נתונים ל- השבבים מרובים ללא חוטים פיזיים, צמצום הצפיחה ומאפשרות התחדשות דינמית של קשרים. בעוד אתגרים בניהול מוטציות ויעילות כוח להישאר, הקונספט תואם עם הפילוסופיה של FPGA של קישוריות גמישה.

האבולוציה של טכנולוגיות קישור FPGA הפכה לוגיקה ניתנת לתוכנה מפתרון נישה ללוגיקה בעלת פרופיל מהיר נמוך לפלטפורמה שמאתגרת את ASICs ביישומים בעלי ביצועים גבוהים.כל דור של אדריכלות ניתוק התייחס לאתגרים בסיסיים במהירות, כוח וחיזוי, המאפשרת FPGAs לשרת עומסי עבודה תובעניים במרכזי נתונים, תשתיות אלחוטיות ו- AI.