קודים נמוכים-Density Parity-Check

קודים נמוכים-רגישות של Parity-Check (LDPC) הם בין הקודים השגויים העוצמתיים ביותר בתקשורת דיגיטלית מודרנית.ראשון שהוצג על ידי רוברט גלגר בתזה של PhD שלו 1960, קודים אלה נשכחו ברובם במשך עשרות שנים לפני שנחשף באמצע שנות התשעים.היכולת שלהם לגשת למגבלת שאנון עם מורכבות מרתיעה מעשית הפכה אותם אבן הפינה של מערכות אינספור, מטלוויזיות ועד 5G רדיו חדש ו- NAND שקרים: גרף הסימולפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטפטים ביותר ל-ה.

בסביבות בעלות גבוהה, קידוד מבוסס תוכנה פשוט לא יכול לשמור על קצב.כפי ששיעורי הנתונים מטפסים לעבר 100 Gbps ומעבר לרשתות תחבורה אופטיות, הדרישות של LDPC מקודמות הופכות קיצוניות.זה דחף את התעשייה לעבר מאיצים ייעודיים המנצלים מקבילות בכל רמה.ההתקדמות המתוארת במאמר זה מייצגת את מצב האמנות באדריכלות מכווצת, המציעה יעילות ומהירות אמיתית ליישומים בעולם.

(ב) [הטכנולוגיה]: [ה] [ה] [ה]] [ה]] [ה]] [ה]]], ראו את המאמר [הקודמים]:2Wikipedia [ה] על קודים של LDPC3.

רקע תיאורטי: מחיקת אלגוריתמים

לפני בחינה של ארכיטקטורות חומרה, חיוני להבין את האלגוריתמים כי underpin LDPC decoding. האלגוריתם הנפוץ ביותר הוא ה-BP (BP) decoder, הידוע גם בשם אלגוריתם המוצר של LDPC.זה פועל על גרף דו-פרטטי - גרף הטנר - מעדכנת נקודות משתנה (ייצוג bitwords) ולבדוק נקודות (התווה מייצגת בין משוואות).

העלות החישובית של BP היא משמעותית בשל פונקציות טנגנטיות היפרבוליות הנדרשות לחישובים הסתברותיים.ההההה מעשית היא האלגוריתם של המינוי, אשר מחליף את הפונקציה המורכבת עם פעולות דקות וחתומות. בעוד שזה קורה הפסד ביצועים קל, הסימולציה היא קריטית ליישום חומרה במהירות גבוהה.

האופי הרציני של אלגוריתמים אלה פירושו כי שקיפות מרתיעה היא פרופורציה ישירה למספר ההסרות והזמן להארכה.אדריכלות במקביל שואפות להפחית את הזמן להצתה על ידי ביצוע עדכונים מרובים בו זמנית, או על ידי חפיפה של הרצאות באמצעות צינורות.

אדריכלות מסורתית ומגבלות

קודים של חומרה מוקדמת LDPC השתמשו בגישה משמעותית: יחידה לעיבוד אחד מעדכן כל צומת משתנה בתורו, אז כל בדיקה node בתורו, חוזר עד ההתכנסות.אדריכלות הסדרתית הזו דורשת את משאבי החומרה הפחות - רק יחידה אחת חד-פענוח אחד - אך סובל מעומס גבוה ונמוך באמצעות חישוב.

הגבלה נוספת היא רוחב פס זיכרון.באדריכלות סידוריות, כל הודעות ביניים חייבות להיות מאוחסנים בזיכרון שבב וגישה שוב ושוב.זה יוצר צוואר בקבוק, כמו זמני גישה לזיכרון הופכים לגורם הדומיננטי משך ההצתה.

חוסר היעילות של שיטות סדרתיות הניעו את התפתחותם של קודים מקבילים חלקית ומלאים.האתגר הוא להגדיל את המקבילות מבלי לגרום לשביעות רצון משאבים או להפר את לוח הזמנים של העברת ההודעות הנדרש להתכנסות.

אדריכלות: מדינת האמנות

קודים חומרה מודרניים LDPC מעסיקים מגוון של טכניקות מקבילות, לעתים קרובות בשילוב.הגישות הבולטות ביותר הן קידוד שכבתי, עיבוד צינורות, אדריכלות מקבילה מלאה.כל אחד מציע שינויים מסחריים שונים בין תפוקה, אזור, כוח, ויכולת תיקון שגיאות.

המונחים: Decoding

שכבתי מארגן מחדש את מטריקס ה- parity-check לתוך שכבות - שורות חריפות או קבוצות של שורות - התואמים את תת-קרקעיות לא-מעלות של משוואות בדיקה. בתוך כל שכבה, כל העדכונים משתנים כי מגע זה שכבה יכול להיות מעובד במקביל, בתנאי שהם לא חולקים את אותו משתנה node. זה דורש עיצוב ממטריקס זהיר כדי להבטיח משקל נמוך מספיק כדי למנוע קונפליקטים.

לוח הזמנים השכבתי מאיץ את ההתכנסות באופן דרמטי.בעוד לוח זמנים מבולגן סטנדרטי מעדכן את כל הנקודות משתנה ואז כל לבדוק נקודות על ההצתה, לוח הזמנים השכבות מעדכונים הן משתנה ובדוק צמתים בתוך כל שכבה במעבר יחיד.זה למעשה מקטין את מספר ההאקרים הנדרשים על ידי גורם של שניים או יותר.לדוגמה, קוד זדוני משכבת עשויה להתמזג בין 5-10 ל- 10 ל- 20 נקודות שבהן מבולעת מבול הוא צורך בהפחתה.

קודרים שכבתיים מציעים גם הטבות ביניים באמצעות חישוב.מכיוון שרק הודעות עבור שכבה אחת יש לאחסן בזמן, דרישות זיכרון קטנות יותר מאשר בעיצובים מקבילים לחלוטין, מה שהופך קידוד שכבתי אטרקטיבי עבור יישום FPGA שבו בלוק RAM מוגבל. FPGA ספקים לספק ליבות אשר ליישם קודקודים LDPC מצופה תואם Wi-FiG, 5G, ותקני לוויין.

(ב) ,0) , 000 ⁇ (ב) , (ב) , ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

עיבוד צינורות

פישוט הוא טכניקת עיצוב דיגיטלית קלאסית אשר שוברת חישוב לתוך שלבים מרובים, כל השלמת במחזור שעון אחד, עם רישומים בין שלבים להחזיק תוצאות ביניים. LDPC decoders, צינורות ניתן ליישם במספר רמות: בתוך הרהרציה אחת (צנרת אינרציה) או על פני מספר רב של מסלולים (צנרת בין-התחילה).

צינור אינטרה-קריטריון מחלק את חישוב ההודעה עבור משתנה או לבדוק את node לתוך מדרגות ⁇ קטנות יותר - כגון מציאת דקות, מוצר-של חתימה, ונורמליזציה - המאפשר החומרה לרוץ בתדירות גבוהה יותר שעון.עם זאת, זה מגביר את הכדאיות לגירוד, אשר עשוי להסיט את התפוקה אם לא מנוהל בקפידה.

(ההתנורות הבין-טרנסיבית יותר אגרסיבית: היא חופפת את עיבוד ה-ITR (FLT:0icioFLT:1 עם ההרחבה:2i+1igFLT 3: 3) המחייבת לפענוח הזיכרונות כך שניתן לכתוב בעוד אחר נקרא, עומק הצינור יכול להיות מספר מסלולים, ולטפל מיוחד חייב להילקח כדי למנוע מסיכון נתונים מאוחר יותר, אך לא ניתן לשנות את התוצאות הללו.

אדריכלות מרופטת משמשת בדרך כלל ביישום ASIC שבו הדלקוד הוא חלק גדול יותר System-on-Chip (SoC) לדוגמה, ה-LDPC מקודד במעבד בסיס 5G לעתים קרובות משתמש צינור 4 שלבים כדי לשמור על לוח של 20 Gbps תוך התאמה בתוך המעטפה כוח קפדנית.

אדריכלות מקבילה מלאה

המקבילות האולטימטיבית היא קוד מקביל מלא המקצה יחידת עיבוד ייעודית לכל צומת משתנה וכל בדיקת צומת בגרף הטנר.אל צמתים יכולים לעדכן את המסרים שלהם במחזור שעון יחיד, באמצעות לוח זמנים מבולגן.זה מבטל את ראש העודף של גישות שכבתיות או צינורות, השגת הגבוהה ביותר באמצעות לוח זמנים.

המחיר הוא מורכבות חומרה עצומה. a מקבילה קוד עם 10,000 נקודות משתנה ו-5,000 צ 'ק צ 'קיצות ידרוש 15,000 אלמנטים עיבוד, בתוספת רשת מחלחלת לחבר אותם על פי מטריקס בוד parity-check.השביט שולט באזור השבב באופן היסטורי, רק קודים LDPC קצרים מאוד (עם כמה מאות סיביות) יכול להיות מיושם באופן מלא על שבב יחיד.

עם זאת, ההתקדמות בטכנולוגיית ASIC - נביחות תהליך מקבילות, שילוב 3D צפוף, ורשתות גבוהות על שבב - נעשות קודים מקבילים לחלוטין יותר גמישים. לאחרונה מראה קודים מקבילים לחלוטין עבור קודים של אורך 2000 -4000 ביטים שיכולים לפעול ב 1-10 Gbps. אלה עדיין לא מתאימים קודים ארוכים מאוד (למשל, 64k עבור קישורים רגישים ל-S), אבל הם רגישים לקישורים אופטיים רגישים ל-S.

(ב) מחקר:0Case:FLT:1 מקבילה מלאה LDPC coder עבור תקן IEEE 802.11ad (60 GHz WiGig) הודגם שבב CMOS , השגת 10 Gbps עם 350 mW כוח, כפי שתואר ב FLT:2 זה כתב העת של נייר Solid-states 3LT3 LT3

גישות בלתי אפשריות

כמה טכניקות מקבילות נוספות ראויות להזכיר:

  • (FLT:0) קידוד סטוצ'י: ההרחבה: מיצג הודעות כרצף של ביטים אקראיים, המאפשר חומרה פשוטה מאוד (plop יחיד להודעה) בעלות של התכנסות איטית יותר. מקבילים גבוהה באופן טבעי כי כל צומת פועל באופן עצמאי.
  • (FLT:0)Quasi-cyclic (QC) LDPC decoders:BuildFLT:1 רוב הסטנדרטים המודרניים משתמשים קודים LDPC quasi-cyclic, שבו מעבורת ה- parity-check מורכבת מ submatrices עברי זהה משינוי מעגלי, מבנה זה מאפשר לקוד להשתמש במשתנים או רשתות מוטציות לניווט להודעות בין אלמנטים, לפשט באופן חלקי כמעט לכל קודים.
  • אדריכלות מקבילה:0 חלקיות: FLT:1A פשרה בין עיצובים מקבילים לחלוטין, קודים מקבילים חלקיים להקצות מספר קבוע של יחידות עיבוד כדי לעבד מספר רב של צמתים על פני מספר מחזורי שעון בזהירות, הם יכולים להשיג באמצעות חישובים קרובים למקבילה מלאה תוך שימוש באופן משמעותי פחות שטח.

פלטפורמות חומרה עבור LDPC Decoder יישום

בחירת הפלטפורמה -FPGA, ASIC או GPU - משפיעה באופן חזק על המקבילה הניתנת להשגה ומיזוגי תכנון.

FPGA-מבוססים על קודרים

FPGAs מציעים תצורה מחדש, מה שהופך אותם פופולריים עבור prototyping ו עבור מערכות כי חייב לתמוך בסטנדרטים מרובים. FPGAs מודרני מכיל אלפי פרוסות DSP ו- RAM בלוק בשפע, המאפשר coders שכבתיים עם מקבילה בינונית. מקבילה מלאה פעמוני הם לעתים רחוקות על FPGAs בשל קידוד קדחתני, אבל חלקית מקבילה ועיצובים יקר יכול להשיג ריבוי של multigibit באמצעות הגמישות קוד, אשר מאפשר גם פונקציות הפעלה של קוד ההפעלה.

המונחים: ASIC-based Decoders

מעגלים משולבים ספציפיים יישומים (ASICs) הם העורקים של שבבי תקשורת שוק המוני. הם יכולים לשלב מאות אלמנטים עיבוד עם היררכיות זיכרון מותאם אישית ו routing ייעודי. ASIC decoders עבור 5G NR ו- Wi-Fi 6 באופן שגרתי עולה 10 Gbps באמצעות אדריכלות שכבתית או צינורות. יעילות כוח היא יתרון מפתח: ASIC פגום יכול להשיג 1 פענוח תחת קקקוד 1.

המונחים: GPU-based Decoders

יחידות עיבוד גרפיות (GPUs) אינן משמשות בדרך כלל במקלטי תקשורת הייצור, אבל הן בלתי מהימנות למחקר ועיוות לא מקוון. GPU מודרני יכול לדמות אלפי עדכונים ללא מחיקה במקביל באמצעות SIMT (ההרסה של מערכת, מספר רב-קריאה) אדריכלות. חוקרים משתמשים בקוד מבוסס GPU כדי לבדוק אלגוריתמים חדשים ועיצובים ללא ביצוע חומרה, זיכרון בין CPU ל-codes-GPU אמיתי, כמו גם על פני קידוד נתונים של GPU-GPU-GPU-קוד גבוה, כמו גם על פני קידודים של נתונים .

אתגרים בעיצוב במקביל

למרות התקדמות מרשימה, כמה מכשולים נותרו לפני קודקודים LDPC מקבילים יכולים לעמוד בכל דרישות היישום.

  • (FLT:0) צריכת חשמל: המחשה של יחידות עיבוד מקבילים לצרוך כוח דינמי משמעותי.עבור מכשירים מופעלים סוללות, תקציב הכוח עשוי להגביל את מידת המקבילות.
  • (FLT:0) מורכבות ההארדרומית: 1FLT:1 ההסתה והזיכרון הנדרשים למקבילות גבוהה להגדיל את אזור השבבים ואת המאמץ העיצובי.עבור קודים מקבילים לחלוטין, החיבור יכול לכבוש יותר מ-70% משטח המוות.
  • (FLT:0) רצפת פלאר: 1FLT) כמה אדריכלות מקבילה מציגים אפקטים קוונטיים או אלגוריתמים פשוטים שגורמים לרצפה שגיאה - אזור שבו שיעור השגיאה הקטן מפסיק לשפר ככל שהיחס של אות לרעש עולה.
  • (FLT:0)איכותיות: 1.10LT:1 ככל שאורך קוד LDPC גדל (ל-64k או 128k ביט), שמירה על מטבעות ללא קונפליקטים בזיכרון הופכת קשה יותר.

כיוונים עתידיים

הדור הבא של קודקודי LDPC צפוי לשלב מקבילה עם פרדיגמות מחשוב חדשניות.

  • (FLT:0) Machine Learning-aided decoding:BuildFLT) 1 רשתות ניאל ניתן לאמן כדי להשוות את אלגוריתם הקידום האמונה, פוטנציאל להפחית את ספירת ההסרה תוך שמירה על ביצועים.לדוגמה, קידודים של אמונה עצבית משתמשים במשקלים למדים ומאחזים, והם יכולים להיות מיושמים בחומרה עם מינימום מעל ראש.
  • (FLT:0) אדריכלות ניתנת להגדרה והתאמה: ⁇ FLT:1) קודקודים עתידיים עשויים להתאים באופן דינמי את מידת המקבילות שלהם בהתבסס על איכות ערוץ ועל דרישות דרך חישוב.לדוגמה, מקוד יכול לעבור בין מצבים מקבילים ומקבילים באופן מלא בזמן אמת.זה דורש בד תקשורת גמיש ולוגיקה בקרה רצופה.
  • (FLT:0) אינטגרציה עם תיקון שגיאה קוונטית: קיד 1 (כפי שמחשוב קוונטי בוגר, תיקון שגיאות עבור qubits ידרוש קודים מהירים מאוד - על סדר nanoIIs. Parallel LDPC decoders בהשראת עיצובים קלאסיים מוערכים עבור קודים על פני השטח וקודים אחרים תיקון שגיאות קוונטיות, אם כי המגבלות הן שונות למדי (למשל, תסמונת לא, מדידה).
  • (FLT:0 אינטגרציה וחיבורים אופטיים:ראה LT:1) זיכרון סיגלינג מת ישירות על גבי ההיגיון מת יכול להקל על צווארי בקבוק רוחב פס זיכרון. Optical on-chip יכול להחליף נתיבי חוט גלובליים בדלקודים מקבילים לחלוטין, צמצום הגינות וכוח.

ניתן למצוא סקרים מקיפים יותר ב-FLT:0 (הסקרים של IEEE Communications & Tutorials נייר על ארכיטקטורות קודר LDPC LDPC) ו-FLT:2 זה ACM סקרי מחשוב מאמר על LDPC coders 3FLT.

מסקנה

ארכיטקטורות במקביל הפכו את קודים LDPC מסקרנות תיאורטית לתוך מאפשר מעשי של תקשורת מהירה מודרנית.שכב, צינורות, ומקבילה מלאה עיצובים כל כתובת נקודות שונות במרחב העיצוב של דרך, אזור וכוח. להמשיך התקדמות בטכנולוגיית Semiconductor ואלגוריתם אופטימיזציה מבטיח אפילו מהיר ויעיל יותר קודקודים יותר בשנים הבאות.