הבנת Jitter: The Basics

Jperture Jitter - הידוע גם בשם אי ודאות של אובדן - הוא הווריאציות אקראיות ברגע המדגם של ממיר אנלוגי-לדיגיטלי (ADC) או מעגל מדגם-וריד (במערכות רכישה במהירות גבוהה של נתונים, אפילו פירקות של אי הוודאות יכול לעוות את האות שנרכש, המוביל לפענוח יחס אות-לא-רעש (NRS), טווח דינמי נמוך יותר (אפקטיבי של תפקוד כהה) ואפקטיבי של דחיסה (R) לתוך רוחב פס שלילי (R) נמוך יותר).

הבנת ג'ייטר היא חיונית כי היא קובעת קומה קשה על דיוק שניתן להשיגו.בניגוד לרעש הקוונטי, ג'ייטר אינו משתפר עם רזולוציה גבוהה יותר; היא ישירות מאמת את שיעור הזינוק של האות לשגיאות מתח.היחסים הם פשוטים: טעות תזמון ⁇ t על קלט סינוסירוטאיד של f יוצרת טעות בערך 2 ⁇ fA ⁇ t (שם זה הוא מתח כפול, במיוחד).

הסיבות ל-Aperture Jitter

ג'ייטר של Aperture מקורו ממקורות מרובים בתוך המערכת:

  • (FLT:0)Clock Source שלב רעש: FLT:1, The Reference oscillator (קריסטל, MEMS, או VCO) מציג תנודות שלב אקראיות המתורגמות לאי ודאות תזמון בשעון מדגם ADC.
  • (FLT:0Clock ההפצה דרך רעש: FLT:1rea עקבות PCB, מחברים, ו buffers להוסיף Jitter באמצעות רעש אספקת חשמל, צולב, והשתקפות.הג'ר מרשת ההפצה שולט לעתים קרובות המקור oscillator Jitter בעיצובים מהירים.
  • (FLT:0) דגימת דגימת דגימה פנימית של שעון דגימה: ibph:1) גם עם שעון חיצוני נקי, השעון הפנימי של ADC או נהג מתג מדגם יכול לתרום ג'רמי בשל התנהגות מעגלית לא-אידאלית.
  • (FLT:0) רעש עצום ו flicker:031) רעש אקראי ב transistors ורכיבים פסיביים משנה את סף מתג או נקודת טיול קופרטור, הוספת ג'ייטר לא קשור קור.
  • (FLT:0) substrate ו- אספקת רעש:FreaLT:1) פעילות מעבר דיגיטלית בתוך אותו שבב או מעגלים סמוכים זוגות לתוך המעגלים המפרקים, מה שגורם לרכיבי ג'ייטר דטרמיניסטיים.

השפעה על Signal-to-Noise Ratio (SNR) ו- ENOB

ה- SNR התיאורטי של ADC אידיאלי מוגבל על ידי רעש קוונטי: 6.02N + 1.76 dB. עם זאת, כאשר ג'ייטר הוא נוכח, ה- SNR האפשרי עבור סינוס בקנה מידה מלא בתדירות f ניתן על ידי:

(ב) [ה]] [ה]][דרוש מקור] [ב]] [ב[[173]]], [[1924]]]]]], [[1924]]]]]]]]]]

משוואה זו מגלה כי עבור ערך ג'יטר נתון, יש תדר מקסימלי מעבר לכך ש-SNR נשלט על ידי Jitter ולא לכמת או רעש תרמי.לדוגמה, ADC עם 1 ps RMS Jitter יש SNR של בערך 64 dB ב 100 M, אבל רק 44 B ב 1 GHz.ההההההההההההההההההאפקט המעשי הוא שאפילו 16 סיביות יכול לספק הרבה פחות יעיל ברזולוציה ארכיטקטונית שלו לא מספיקה אם לא מספיק גבוהה.

טכניקות בסיסיות ל-Jitter Reduction

הגישה היעילה ביותר לצמצום ג'ייטר הוא לעצב את נתיב השעון והאות עם טיפול קיצוני.אין כמות של עיבוד לאחר יכול לשחזר נתונים שהושחתו באופן מלא על ידי ג'ייטר גדול, כך שהפחתה ברמת החומרה היא רבת-חשיבות.

בחירת מקור ואפיון

בחירת השעון הנכון oscillator הוא הצעד הראשון.specifications כדי לבחון כוללים את (FLT:0 phase רעש FLT:1 (ב dBc /Hz במפרט השערים) ו FLT:2integrated JitterFLT 3: (מעל רוחב פס טיפוסי של 10 kHz ל -20 M).

תמיד לאמת מפרטים Jitter תנאים תפעוליים אמיתיים: תנודות מתח אספקת וטמפרטורה יכולות להפיג את האוזטור ג'יטר באופן משמעותי. השתמש ב- oscilloscope בזמן אמת או מנתח רעש בשלב ייעודי כדי למדוד את ה- jitters jitters jitter:0at the ADC שעון קלטFLT:1, לא רק ב- oscillator לעתים קרובות מוסיף התפלגות של .

התפלגות שעון נמוכה

רשת חלוקת השעון חייבת לשמור על שלמות האות של אווסטור ל- ADC.Prefer (FLT:0) אות אדישות ל-LVDS (LVDS (לא פחות אובססיבית לסימן שונה) או HCSL (הופנה מהדף לוגיקה מתקדמת במהירות גבוהה) על פני שעונים חד-פעמיים חד-פעמיים פחות רגישים לרעש משותף-מסוגל ומיוצרים תחת לחץ נמוך יותר (מסוגים של מוטציות).

עבור מערכות מרובות-ADC, מקור שעון משותף עם עץ buffer ייעודי - כל אחד bu עם LDO נמוך - מבטיח סינכרוניזציה ומצמצם הצטברות jitter. להימנע מ cascading כללי מטרות לוגיקה שערי (למשל, inverters) כמו buffers שעון; הם מציגים ג'ייטר מכישלון לוגיקה במקום, להשתמש דיוק שעון כי הם נועדו 20 התקנים נמוכים (Ripy) מתחת ל fipyly מתחת ל fiped) נמוך יותר מ .

המונחים: put PCBout and Shielding Best Practices

הפריסה הפיזית יכולה לשמר או להרוס נתיב שעון מעוצב בקפידה.

  • (FLT:0) דומיינים אנלוגיים ודיגיטליים: אנדרל 1 (IQREFLT:1) שמור על קלט אנלוגי ADC, שעון, ומטוסי חשמל הרחק מתחנות דיגיטליות רועשות כגון זיכרון DDR או ממשקים סדרתיים מהירים.
  • מטוסים קרקעיים:0 (FLT:1) משתמשים במטוס קרקע מוצק מתחת לשעון ובאזורים אנלוגיים.
  • (FLT:0) ציוד כוח: FLT:1 כל שעון buffer ו ADC צריך להיות הרגולטור נמוך-dropout שלה (LDO) עם ציפוי מעקף מתאים בעשורים מרובים (pF, 10 nF, 1 μF, 1 μF). פרט beads יכול לבודד רעשים דיגיטליים מעבר ממסילות אנלוגיות.
  • (ב) ⁇ :0) ⁇ : ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (FLT:0) שידל את ADC:FLT:1 A מתכת יכול או EMI מגן על ADC ואבני קלט השעון שלה מקרינה התערבות ממקורות הסמוכים כגון אספקת חשמל מחוספסת.

אדריכלות מתקדמת

כאשר טכניקות בסיסיות אינן מספיקות – כגון ב- Multi-GHz רוחב פס אופוססקופים או מקלטי תקשורת מהירים - מעגלים שעונים צפויים מספקים דיכוי ג'ייטר נוסף.

ג'ייטר ניקוי שלב-Locked Loops (PLLs)

ג'ייטר-נקיינג PLL משתמש בהפניה באיכות גבוהה, נמוכה (בדרך כלל גביש נקי) כדי לייצב oscillator בעל שליטה נמוכה של מתח מבוקר (VCO) אשר יוצר את השעון מדגם מהיר במהירות גבוהה.הלאה של PLL נבחרה להעצים את הרעש הגבוה של oscillator בזמן סינון נמוך של פתרונות PCO-LL יכול להשיג את טווח כפול ⁇ d.

שיקולים עיצוביים מרכזיים: רכיבי מסנן הלולאה חייבים להיות נמוכים (NPO / C0G capacitors) ולהכניס קרוב ל- PLL. רוחב הפס של הלולאה צריך להיות מוגדר רחוק מתחת למודולציה המדרישה הראשונה כדי להימנע מפסגות ג'טר.חלק מה-PLL משלבים שבריריות-N כדי לנעול את התדר נמוך יותר מבלי ליצור רעש בשלב רחב - שברירי, שברירי, יש צורך בזהירות פיזור סמן או קידודים עם דיסמה stradulator.

שימוש ב-Delay-Locked Loops (DLLs)

DLLs להתאים את השעון המדגם לחוד החנית בזמן אמת, להפחית שגיאות תזמון יחסיות.בניגוד PLLs, DLLs לא להכפיל את תדירות השעון; הם להתאים את העיכוב של קו עיכוב משתנה. במערכות מרובות ערוצים, מאסטר DLL יכול להפיץ שעון נמוך ג'יטר מתאים למספר ADCs, ומבטיחים דגימה במקביל אפילו על פני עקבות לוח ארוכים.

עבור ביטול מתקדם Jitter, כמה עיצובים משלבים דיאגרה מהירה עם לולאה תזמון דיגיטלית-טרור (למשל, אלגוריתם מבוסס מתאם) הלולאה אנלוגית מתקן עיכוב קורקציה, בעוד הלולאה דיגיטלית מאמת את שלב השעון בהתבסס על שגיאות דגימה נמדדת - ביעילות יישום של מצורף היברידית סגורה-פרידית.

קוהרנטי Sampling ו- Sample SynSyncization

הדגימה קוהרנטית היא טכניקה שבה תדירות השעון המדגם הוא מספר אינטגרטיבי של תדירות אות קלט, מחולק על ידי גודל buffer, מה שהופך את החלון המעשן בדיוק תקופתי. כאשר מערכות יחסים קוהרנטיות נשמרות, שגיאות מושרה ג'ייטר מופיעים כמו רצפות רעש קבוע ולא רעש אקראי, אשר יכול להיות קל יותר להסיר באמצעות עיבוד דיגיטלי.

במסגרות ADC המנטרות של זמן, ה- Jitter בין ערוצים (skew) חשוב כמו ג'ייטר מוחלט. מעגלי קיסוס ייעודיים - תוך שימוש הן על-chip DLLs והן במדידת תזמון מחוץ ל-chip - יכול להפחית את התזמון הערוץ ל- ערוצים ל- ערוצים שאינם מתאימים ל- 100 fs, המאפשרים מערךים לפעול כמקבילה אחת עם רוחב פס רוחב פס.

שיטות תיקון דיגיטליות

בעוד אמצעי חומרה יוצרים את קו ההגנה הראשון, עיבוד אותות דיגיטליים יכול עוד להפחית את ההשפעות של Jitterual jitter.טכניקות אלה הן בעלות ערך במיוחד כאשר רטרוfitting מערכות קיימות או כאשר מגבלות חומרה מונעות שעונים אולטרה-צהובים.

זמן-דומיין אינטרפולציה ו-Re-sampling

אם הג'יטר הוא בעיקר אקראי ולא קשור לאות, ניתוח זמן רב-אקדמי (TDC) יכול לשמש למדידה של כל תקופת הרכישה בפועל של הדגימה.הפעולה שלאחר מכן מחדש את הנקודות הלא-מדוכאות לרשת אחידה באמצעות מדגם ADC מוגבל (למשל, הפרעה חיטוי או Lagimalation) יכול לשחזר את התוצאות הטובות ביותר של TDC מאשר אפקט כפול (TDC) הוא מסוגל לשחזר את התוצאות הטובות ביותר עבור מספר פעמים טוב יותר מאשר LTFDR.

Resampling הוא יקר חישובי, כל כך זמן אמתי יישום לעתים קרובות להשתמש אלגוריתמים במהירות של approximation כגון הדבקה מעוקבת או מסננים מחוסנים מקודמים. FPGA ייעודי או GPU האצה עשוי להיות הכרחי עבור מערכות מרובות ערוצים הפועלים במאות מגה-מדגמים לשנייה.

פילטר ל-Jitter-Induced Noise

כאשר הג'יטר מתואם עם אות קלט (למשל, באמצעות אספקת חשמל קרוע או צולב ⁇ ), מסנן הסתגלות יכול ללמוד את ההפרעה ולהכפיל אותה. גישה נפוצה היא להזריק טון קליברציה ידוע ולתעד את הצדדיים המושרה על ידי ג'טר בתחום התדר.

עבור ג'ייטר אקראי, סינון הסתגלותי הוא פחות יעיל כי הרעש אינו קשור; עם זאת, מסנן Wiener המופעל על פני בלוק של נתונים יכול להפחית את השחלות הרעש אם רוחב הפס של האות מוגבל.

גישות מערכתיות

הפחתת ג'ייטר אינה רק על השעון – שרשרת האות כולה תורמת.אדריכלי מערכת יכולים להשתמש באסטרטגיות שמפיצות או שגיאה ממוצעת על פני המרות מרובות.

oversampling ו- Moving ממוצע

(התקבלה על ידי גורם K והפעלה של מסנן ממוצע נע מקטין את עוצמת הרעש הכוללת (כולל רעש מושרה ג'טר) על ידי גורם KIRFLT:00.503FLT:1 (לרעש לבן) זה משפר את ההחלטה האפקטיבית אך מגיע עלות רוחב הפס.עבור ערכים בינוניים (למשל, ⁇ 5 ps RMS), overampling על ידי 4× יכול גם לשחזר 1B).

מדריך מעשי: אם התוכן של תדר התדירות של אות קלט הוא גם מתחת לשיעור ניקוויקט של ADC, oversampling בתוספת averaging הוא טכניקת גירוד פשוטה וזולה שאינה דורשת חומרת שעון מיוחדת.

Multi-Channel Interleaved Systems ו-שלב Mismatch

זמן-interleaving ADCs כדי להגדיל את קצב הדגימה המצטבר מציג אתגרים חדשים של Jitter: כל ערוץ מדבק עשוי להיות בעל שעון שונה skew ו- jitterture שונה jitter.השלב שאינו תואם בין הערוצים מופיע כ-Falsampling non-uniformity, למעשה יצירת ג'ייטר דטר דטרוניסטי שיכול להיות מחלחל באמצעות הפניה מודרנית ביותר בין ADC להתאמה אישית, כולל התאמות נתונים של תזמון קצרודה.

בעת תכנון מערכות כאלה, השתמש בשעון מאסטר יחיד עם עיכובים שלב פלט תואם לכל ADC. לשמור על אורך אורכו שווה בתוך 1 מ"מ לערוץ. השתמש במכשירים מפנטזים שעון נמוך יותר המציין את skew ערוץ אל ערוצים (בדרך כלל <50 ps) לאחר ייצור, למדוד ולתקן את שגיאות התזמון השכנות באמצעות תכונות calibration בנוי או FP-GA חיצוני.

ניתוח ואימות Aperture Jitter

מדידה מדויקת של Jitter היא חיונית כדי לאמת כי עיצוב פוגש מפרטים ולאבחון מקורות שגיאות שנותרו. שתי גישות משלימים קיימות: זמן-דומיין וניתוח תדירות-דומיין.

מדדי זמן

(ב) ג'ייטר במשרה גבוהה יכול למדוד באופן ישיר את אי-ודאות התזמון של השעון המדגם (Vally), TDC ברזולוציה גבוהה מספק דיוק תזמון תת-ממדי לתזמון של קצה-לאחרונה (False) לאחר LT2-Falidation) הוא תקן של מערכת יחסים של ג'ט-DValr-F-DVate-Date-Date-Dyp-D.

היזהרו: קוונטיזציה של ADC ו רצפת רעש תרמי להגביל את הג'יטר המינימלי האפשרי. עבור ג'ייטר מתחת 0.5 ps, האות amplitude חייב להיות גדול מספיק ואת תדירות קלט חייב להיות גבוה מספיק כך ששגיאה המושרה ג'טר שולט מקורות הרעש האחרים. השתמש במגנרטור בעל פה נמוך וספק חשמל נקי מאוד עבור ADC במהלך בדיקות.

Frequency-Domain Analysis (Phase Noise and Jittertrum)

מדידות רעש של השעון המדגם באמצעות מנתח רעש בשלב ייעודי לספק את הג'יטר המשולב ישירות.הדחיסות של כוח ג'ייטר מקורו בפס יחיד (SSB) שלב רעש L(f) באמצעות האינטגראלי:

(ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

כאשר L(f) הוא יחידות ליניאריות ומשולב על טווח התדרים של הריבית (בדרך כלל מ 10 הרץ עד 20 MHz עבור מערכות תקשורת, או גבוה יותר עבור שעונים ADC מהירים) ניתוח Frequency-domain יש את היתרון של זיהוי מקורות Jitter: דמנט בתדרים ברורים של ירידה מצביע על ג'יטר אספקת חשמל או צלב, אשר יכול להיות ממוקד עם שינויים מסונן או סינון.

עבור הערכה מלאה של המערכת, למדוד את ספקטרום הפלט ADC כאשר מונע על ידי אות נקי.הפסים סביב טון המוביל לחשוף מוצרים מודולציה מושרה Jitter. את הג'יטר הכולל ניתן להעריך על ידי שילוב הכוח של פסים אלה ביחס לנושא. שיטה זו אינה פולשנית וניתן לבצע עם רק FFT של הנתונים ADC.

מסקנות והמלצות מעשיות

Aperture Jitter הוא תופעה פיזית בלתי נמנעת ששולטת יותר ויותר בביצועי רכישת נתונים בפס רוחב פס גבוה. Mitigating זה דורש גישה רב שכבתית: מקורות שעון דל-phase-noise, הפצה זהירה ובודד, שעון PLL / DLL מתקדם, ותיקון דיגיטלי אופציונלי.אין טכניקה אחת מספקת; התוצאות הטובות ביותר מגיעות מעיצוב הוליסטי שבו השעון ניתן תשומת לב רבה כמו הנתיב האנלוגי.

לשיפור מיידי בעיצובים קיימים, החל על ידי הערכת תקציב הג'יטר הכולל: למדוד את רעש שלב השעון בקלט ADC, לחדד את תרומתו ל-SNR, ולהשוות עם מפרט הנתונים לעתים קרובות החלפת שעון פשוטה או החלפת שעון נקי יותר LDO יכול להניב 2–3 dB SNR סוף סוף לשיפור בתדרים גבוהים.

על ידי טיפול ב- פרמטר מערכת קריטי - לא רק לאחר מחשבה - אנשים יכולים לדחוף מערכות רכישה במהירות גבוהה של נתונים לפוטנציאל האמיתי שלהם, ללכוד אותות עם נאמנות כי יישומים מודרניים דורשים.