הבנה של High-Speed Serial Interfaces

(ב) דרישות רוחב הפס של מחשוב מודרני, מונעות על ידי בינה מלאכותית, תשתיות ענן ורשתות 5G/6G, דחפו ארכיטקטורות אוטובוס מקבילות מסורתיות לנקודת השבירה שלהם.בעיות כמו skew, crosstalk, ו- pinספירה להפוך ממשקים מקבילים במהירויות מרובות-gigabit (D2F מהיר) פתורות את המגבלות הללו על ידי העברת נתונים על פני מספר זוגות שונים, אשר הטמיעו בתוך זרם נתונים של 3400:

מערך השערים המשולבים (FPGAs) ממוקמים ייחודי ליישום ממשקים אלה.בניגוד מעגלים משולבים ספציפיים יישומים (ASICs), FPGAs מציעים בד לוגיקה חד-משמעי בשילוב עם קשיח, מסור במהירות גבוהה בלוקים ספציפיים. אלה חסומים מוקשים להתמודד עם ה- analytic Front-end, התאוששות ומשימות סידוריות, בעוד הלוגיקה הלוגית מאפשרת למהנדסים המתפתחת בדיוק לפרוטוקולים- IP-Refectative-Auto-ACT-ACT-ACT-ACT-ACT-ACTEDIECTS.com נדרשהאפקטיביים.

אדריכלות: FPGA High-Speed Transceivers

FPGA Transceiver הוא תת-מערכת מורכבת של חתימה מעורבת.הבנת הארכיטקטורה הפנימית שלה היא הצעד הראשון לקראת יישום מוצלח. transceivers אלה בדרך כלל מחולקים לתוך quads, שבו ערוצים מרובים חולקים משאבים משותפים כגון לולאות שננעלו בשלב (PLLs) ו-buffers שעון הפניה.

נספח בינוני פיזי (PMA)

שכבת PMA מטפלת בסימן האנלוגי.רכיבי המפתח שלה כוללים:

  • (FLT:0) Transmitter (TX): קונסול 1 קונסיסטים של סדרתיייזר מהיר במהירות גבוהה ונהג לוגיקה נוכחית-מו-דה שונה (CML) נהג TX כולל לעיתים קרובות תכונות שווי-סבירות לתוכנה כגון pre-emphasis ו de-emphasis כדי לפצות על הפסדים גבוהים בתקשור.
  • (FLT:0)Receiver (RX): ההרחבה 1 כוללת שוויצר ליניארי מתמשך (CTLE), הזנת החלטות שווה ערך (DFE), ו יחידת שחזור נתונים שעון (CDR) ממצה את השעון המוטבע מזרמת מזרמי הנתונים הנכנסים ומחזרת את הנתונים.
  • (FLT:0)PLLs:FLT 1 יוצר את השעון הסדרי המהיר ביותר משעון התייחסות נמוך יותר.הם חייבים לספק ג'ייטר נמוך מאוד כדי לעמוד בדרישות התזמון הסמוכות של פרוטוקולים כמו PCIe Gen5 (32 GT/s) או 100G Ethernet.

ה-PCS (PCS)

שכבת PCS מגנה את ההיגיון של הבד הדיגיטלי ל- PMA האנלוגיים, פונקציותיה הן תלויות פרוטוקול אבל כוללות בדרך כלל:

  • (ב) [15] ⁇ :0) ⁇ : ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (FLT:0)Line Coding ו Scrambling: voph:1 , Encoders כמו 8b/10b, 64b / 66b, או 128b /130b להבטיח איזון DC ו צפיפות מעבר מספקת עבור CDR. Scramblers לעשות אקראית את זרם הנתונים כדי להפחית את ההתערבות האלקטרומגנטית (EMI).
  • (FLT:0) אלג'ור ודלדלפו: FLT:1 לוגיקה גילוי קוממה מוצא גבולות מילה. עבור פרוטוקולים רב-מלניים, ערוץ אג"ח פיסק לפצות על נתיב אל-לנו-לנו, שהוצג על ידי PCB או כבל.
  • (ב) ⁇ :0) ,Rate Matching: FLT:1 ,Allastic buffers להתמודד עם מעברי שטח השעון בין השעון RX המוחזר לבין שעון המערכת המקומי.

מפרט Transceiver Specifications

בחירת ה-FPGA הנכונה דורש ניתוח מפורט של יכולות הטרנזיר שלה:

  • שיעור הנתונים של מקסימום:0 (מקסימום:0) = 0.010106 טווחי 12.5 Gbps במשפחות בעלות-אופטימיות ל-112 Gbps במכשירי ביצועים גבוהים האחרונים.
  • (ב) ⁇ (ב"ר): "העיצובים הנוכחיים משתמשים ב- non-Return-to-Zero (NRZ) ב-"סטנדרטים מתעוררים" כמו PCIe Gen6 ו- 400/800G Ethernet מאמצים את יחס FLT:2PAM4FLT:3 (ארבעה רמות הדופק Ampudeulation), אשר כפול דרך נתיב גבוה יותר (אך)
  • (FLT:0)TX ו- RX שווים: FIRLT:1) מספר הטיפים הניתנים לתוכנה בנהג TX ו- RX DFE משפיע ישירות על יכולת הקישור לסגור את העין על פני ערוצים אבודים.
  • (FLT:0) הערכת שעון אדריכלות: 1FLT:1 גורמי הכפל של העובר ומאפיינים של Jitter חייבים להתאים לפרוטוקול היעד.

Mastering Signal Integrity and Design PCB

בשיעורי נתונים מעל 10 Gbps, ה- PCB substrate כבר לא מנצח פשוט אבל קו שידור.זהות אותות (SI) הנדסה היא בלתי נפרד מתהליך עיצוב FPGA. ערוץ עני יכול להפוך את הלוגיקה פרוטוקול בעל ערך בקפידה ביותר ללא תועלת.

תקציב ערוצים

לכל חיבור יש תקציב אובדן נמדד ב decibels.הערוץ כולל את עקבות ה- PCB, באמצעות מחברים, וכבלים.הפסד המשולב בתדר Nyquist (חצי משיעור הנתונים) חייב להישאר בתוך יכולת התגמול של סדרת ה- Transceiver של ה- 3, לדוגמה, קישור בין 25 Gbps NRZ בדרך כלל יש אובדן תקציב של כ- 20-30 dBcerated דורש שימוש זה: 1Flosser או Reductionr של 3.

המונחים: Multi-Gigabit designs

  • (FLT:0) בקרת שליטה: FLT:1 עקבות שונים חייב לשמור על אימפולס חד-משמעי של 100-ohm שונה.זה דורש שיתוף פעולה הדוק עם מברק PCB כדי להגדיר את הערימה ואת הגאומטריה.
  • (ב) ⁇ :0) ⁇ :0 (התחילה: 1FLT:1 Intra-pair skew חייב להיות מצמצם (בדרך כלל פחות מ 5 ps) עבור ממשקים רב-לניים, skew בין-pair חייב ליפול בתוך עומק הפעמון של הטבלה.
  • (FLT:0)Via Optimization: FLT:1 Stub באמצעות השתקפות כי קרוב העין. השתמש back-drilling כדי להסיר את העוקץ הלא בשימוש, או מעבר למיקרו-vias / HDI לטכנולוגיה עבור נתיבים מהירים קריטיים.
  • (FLT:0) Power Supply Decoupling:FLT:1 Transceivers רגישים מאוד לאספקת חשמל רעש. השתמש הרגולטורים נמוכים (LDO) עם יחס דחייה גבוה בעוצמה (PSRR) עבור אספקת האנגזנסרס. Place decoupling capacitors קרוב ככל האפשר ל-FPGA.

סימבול ומודל

סימבול כבר לא אופציונלי.IBIS-AMI (Algorithmic Modeling Interface) מודלים, המסופקים על ידי ספקים FPGA, לאפשר למהנדסים לדמות את הקישור כולו: שווי ההשוואתו של משדר, ה-S-parameters של הערוץ, ואת התגובה CTLE / DFE של המקלט. הפעלת סימולציות סטטיסטיות בזמן בתכנון יכול לזהות פוטנציאל העין לפני לוח יחיד הוא מוקרן.

(הופנה מהדף Transceiver Definition ו- PCB, מתייחס למדריכי המשתמש הרשמיים של היצרן.The FLT:0)UltraScale Architecture GTY Transceivers User GuideFLT:1 מספק פרטים מקיפים על יכולות האריח transceive AMD, בעוד ה-FLT:2Intelx Agile 7 Transceiver ReviewFLT 3 מציע מידע דומה למשפחות FPGA.

יישום סטנדרטי ופרוטוקולים סטנדרטיים

ברגע שהשכבה הפיזית מתוכננת, המיקוד משתנה ללוגיקה של הפרוטוקול הדיגיטלי.הבחירה בין שימוש בליבת IP קשיחה ומימוש ההיגיון בד רך היא החלטה ארכיטקטונית קריטית.

המונחים: Hardened IP Cores

רוב FPGAs גבוה כוללים בלוקים IP קשיחים עבור פרוטוקולים משותפים.אלה הם pre-verified ו ממוקמים באזורי סיליקון ייעודי, המציעים שקיפות ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

  • (FLT:0)PCIe Hard IP:FLT:1 Handles the Physical Layer, Data Link Layer, and Deal Layer.The User משלבת את ה-DMA או לוגיקה אישית בד כדי לתקשר עם ה- IP הרד באמצעות ממשק סטנדרטי כמו AXI-Stream או CXL.
  • (FLT:0Ethernet MAC Hard IP:FLT:1) מספק את השכבות MAC ו- PCS עבור פרוטוקולים מ 10G עד 400G. זה מאפשר למעצב להתמקד רק בפרוטוקולים העליונים (למשל, TCP/IP offload) או עיבוד מותאם אישית.
  • (FLT:0)JESD204C Hard IP:FreaLT:1 סימול את הממשק לממירי נתונים מהירים, טיפול בעקביות ⁇ סטית, סינכרוניזציה רב-העת (SYSREF), והתאמה נתיבית באופן אוטומטי.

פרוטוקולים של משקל אור מותאם אישית

לא כל יישום מתאים בפרוטוקול סטנדרטי.עבור מערכות סגורות, קישורי נתונים נקודה לנקודה, או כלי מיוחד, פרוטוקול קל משקל מותאם אישית יכול להציע שקיפות נמוכה יותר, מופחת יתר על פני הראש, ניצול לוגיקה מינימלי כולל יישום מותאם אישית טיפוסי:

  • (ב) ,0) פורמט: FLT:1 מבנה חבילה פשוט עם תחילת מסגרת של קו-פלימיטר, מטען, וסימני קצה.
  • (ב) ⁇ :0) ,00 (ה) ,(ב) ,CRC-32), התחייב לכל מסגרת להבטיח שלמות נתונים.
  • (ב) ⁇ :0 (Flow Control: FLT:1) מבוסס אשראי או XON/XOFF אות מניעת פיזור פני כדור הארץ.
  • (ב) ⁇ :0) ,(החליפה: 1) 1 (ב) ,העברה קל משקל או פרוטוקול משיכת-החזרה-N לטיפול במסגרות מושחתות.

מעבר השעון (CDC) ו- איפוס לוגיקה

שגיאות ב- CDC ו- איפוס לוגיקה הן בין המקורות הנפוצים ביותר של כישלונות בעיצובים סידוריים מבוססי FPGA.כל מעבר בין מתחם השעון המקביל של Transceiver, מתחם השעון הלוגי של המשתמש, ותחום שעון האוטובוס של המערכת חייב להיות מסונכרן בקפידה. השתמש ב-FIFO ייעודי עבור נתיבי נתונים ו- כפול / כפול / מפוספסים עבור אותות בקרה.

הדגמה, דביג ואופטימיזציה של ביצועים

מתודולוגיית אימות מובנה היא המפתח להצלחה ראשונה לעקוף את המורכבות של קישור רב-גיגהביט פירושו כי סימולציה דיגיטלית טהורה אינה מספקת; תחומים אנלוגיים ודיגיטליים חייבים להיות מאוחדים.

אסטרטגיה סימבול

התחל עם מודל סימולציה transceiver של הספק. השתמש בו כדי לאמת את התצורה של שכבות PMA ו- PCS. לעקוב זה עם סימולציה של הליבה פרוטוקול נגד מודל פונקציונלי אוטובוס (BFM) עבור פרוטוקולים סטנדרטיים כמו PCIe, BFM חזקים זמינים ממוכר FPGA או ספקי EDA צד שלישי.

תגית: Debug Tools

FPGAs מציע יכולות גבוהות על שבבים.ניתוח ההיגיון המשולב (ILA) יכול ללכוד נתונים מקבילים במהירות גבוהה מן ממשק Transceiver.עוד כלים מתקדמים, כגון:0 Transceive ToolkitFLT:1 ב AMD Vivado או FLT:2ceive Reuration ControllerFLT 3 ב- Intel Quar: מאפשר מהנדס כלי אחסון של Quartus:2ceiveer to the:2certotus to the Index to the Index to the Quar: 2.

  • קרא וכתוב את נמל השיקום הדינמית (DRP)
  • בצע סריקות עיניים על מנת למדוד גובה העין ורוחב ללא אוקטילוסקופ חיצוני.
  • הפעל ונהנית יחס שגיאה (ER) בדיקות על ידי מתן מצבי לולאה.

פתרון בעיות שיטתיות של בעיות נפוצות

  • Link אינו לוקה: 1FLT [ה] לבדוק את השעון ההתייחסות?האם זה קיים? האם זה התדירות נכונה? לבדוק את הגדרות התצורה הטרנסצנטרית.
  • (FLT:0) BER גבוה עם עין מרג'ינאל: ראטמ"ר:1) השתמש ב- DRP כדי להתאים את TX pre-emphasis ו- RX CTLE / DFE הגדרות.כלי סריקה בעין על שבב הוא יקר ערך כאן גם, לבדוק את רעש אספקת החשמל על הרכבת האנלוגי באמצעות oscilloscope.
  • (FLT:0) Multi-Lane De-skew שגיאות:FLT:1 ודא כי אורך עקבות PCB תואמות בתוך חריץ של הפרוטוקול.בדוק את הגדרות ה- buffer האלסטי במחשבים מסוימים פרוטוקולים דורשים רצפים ספציפיים של סיגנל שיש לטפל כראוי על ידי ההיגיון.
  • (FLT:0) טמפרture ו- וולטאז ד"רift:cioFLT:1 , ביצועים גבוהים הפועלים ליד שולי התעלה עשויים לחוות כשלים המקשרים כטמפרטורות עולה.הגדרה דינמיות של הגדרות השוויון בתגובה לחיישנים תרמיים או צגים רצפים.

(FLT:0Case Study:FLT:1) צוות היה מחויב עם בניית קישור לרכישת 100 Gbps ספציפי בין FPGA ומערך חיישן על פני מטוס אחורי סטנדרטי Ethernet ליבות IP הציגה שקיפות בלתי מקובלת ולמעלה.הקבוצה השתמשה ב- 100GHard IP במצב עקף, ביעילות באמצעות קשיח 425GUI-4GUIF, לעומת מספר לוגי קבוע של CRMA, לעומת רצף קבוע של 2.

מתכוננים לתקנים עתידיים

האבולוציה של ממשקים סדרתיים אינה מראה סימנים של להאטת מעצבים חייב להישאר משב של מגמות מתעוררות כדי להבטיח שהפלטפורמות שלהם יישארו רלוונטיות ומאובטחות בעתיד.

  • (FLT:0)Move to PAM4:FLT:1 המעבר מ-NRZ ל- PAM4 אות הוא השינוי המשמעותי ביותר בעיצוב סדרתי מהיר במהירות גבוהה של העשור האחרון.דרוש הבנה עמוקה יותר של שוויון לא לינארי ותיקון שגיאות מתקדם קדימה (FEC), כגון ריד-Solomon ⁇ . FPG כמו עם Native PAM4ceers הם חיוניים כעת עבור 400G תשתיות.
  • (FLT:0)Die-to-Die Interfaces:FreaLT:1 תקנים כמו UCIe (Universal Chiplet Interconnect Express) מגדיר שכבה פיזית לחיבור שבבים בתוך חבילה אחת. FPGAs הם יותר ויותר פועלים כמו הגשר או האלמנט העיקרי של compute במערכות מרובות-die, הדורש שיקולים חדשים עבור ניתוק אותות במהירות גבוהה על פני חבילת תת-הת.
  • (FLT:0)Co-Packaged Optics (CPO): ההרחבה 1:1 כדי להתגבר על מגבלות רוחב הפס של Faceplate Pluggable אופטיקה, התעשייה נעה לקראת שיתוף פעולה עם המנוע האופטי ישירות עם מתג ASIC או FPGA.זה מפחית באופן דרמטי את אורך האלקטרוניקה, אך דורש שילוב הדוק של תהליכי ניהול תרמיים ורכב אופטי.

(ה) הבנה עמוקה יותר של מפרטי החשמל ושכבות הפרוטוקול, מדריך הישרדות של ה-PCI-SIG (I-SIG) מספר 1 ו-FLT:2JESD204B/C Survival Guide from Analog DevicesFLT 3: מציע עומק טכני מעולה.

מסקנה

יישום ממשקים סדרתיים מהירים על פלטפורמות FPGA הוא משמעת הנדסית תובענית כי גשרים פיזיקה אנלוגית, לוגיקה דיגיטלית ואדריכלות ברמה המערכתית.הצלחה דורשת הבנה מעמיקה של חומרה transceiver, עיצוב מהימנות קפדני, ואסטרטגיה אימות חזקה. על ידי איזון בזהירות את השימוש של ליבות IP קשיחות עם לוגיקה אישית, מהנדסים יכולים לבנות מערכות שעומדות על פני הקיצוניות באמצעות דרישות מהירות של יישומים חדשים כדי להתאים את הגמישות המודרנית.