צורת דלתא היא טכניקה בסיסית לעיבוד אותות דיגיטליים (DSP) שממיר אותות אנלוגיים לייצוג דיגיטלי על ידי ⁇ רק ההבדל בין דגימות מוצלחות.פשטות שלה וחומרה נמוכה מעל פני השטח להפוך אותו מועמד אידיאלי עבור מערך השער הניתן לחיזוי שדה (FPGA) יישום של שיטות עיבוד בזמן אמת עם שימוש משאבים מינימליים הוא קריטי.

הבנה של Delta Modulation

צורת הרכש של דלתא היא תוכנית קוונטית חיזוי שפועלת על ההבדל בין דגימות קלט רצופים ולא על הערכים המוחלטים שלהם.התהליך הבסיסי מורכב משלושה שלבים: דגימת הקלט האנלוגי, השוואתו לתפוקה הקודמת המשוחזרת (בחזרה דרך אינגרה), ופלט של מעט בודד המציין אם הדגימה הנוכחית היא מעל או מתחת לערך המשוחזר.

(במתמטיקה, ה- delta Modulator מקודמת ההבדל בין אות הקלט (FLT:0)xreaph:[67][32] ,[32]nph3] לבין ההערכה הקודמת (FLT:4yph:0.

(ב) [[1924]]]]]] [[1924]]]]]]]] [[1924]]]]]]]] [[1924]]]]]]]]]]]] [[1924]]]]]]]]

גודל הצעד הקבוע קובע הן את הטווח הדינמי והן את הרעש המילולי של המודולציה.אם ⁇ הוא קטן מדי, המנטרול אינו יכול לעקוב אחר שינויים מהירים בקלט, המוביל ל-FLT:0slope overload עיוות מודולים מודולים 1 אם ⁇ גדול מדי, את אותות משוחזרים מוצגים שיתופי פעולה, הידוע בשם LTF:2granlarnbal: 2 מרכזי אפקטים אלה הוא אתגר מרכזי של BalaLT.

למה FPGA עבור דלתא משתנה?

יישום של FPGA מציע יתרונות נפרדים על DSP מבוסס תוכנה על מיקרומעבדים או שבבי DSP ייעודיים:

  • (FLT:0)Parallelism and SpeedFLT:1; FPGAs יכול לבצע את כל השלבים של מודולטור דלה - קופורסון, הצטברות ותפוקה - במחזור שעון יחיד באמצעות לוגיקה משולבת ושוויניתוק ייעודי.זה מאפשר sampling היטב לתוך טווח הג'רצץ, הרבה מעבר ליכולות של מעבדים למטרות כלליות.
  • (FLT:0)Low latentiencyFLT:1: הלולאה כולה של משוב מויישמת בחומרה, צמצום העיכוב בין קלט לפלט לעיכובים ספורים בלבד.זה קריטי במערכות בקרה וטלקומוניקציה שבו נדרשת תזמון דטרמיוני.
  • (FLT:0) PowerיעילותFLT:1; כי דלה מודולציה משתמשת רק 1 סיביות קוונטי יותר ולוגיקה מינימלית של קידוד לוגיקה, ה-FPGA יכול להשיג יעילות אנרגיה מעולה בהשוואה ל- Multi-bit ADC חזית או יישום תוכנה פועל על CPU.
  • (FLT:0) ReconfigurabilityFLT:1: מהנדסים יכולים בקלות להתאים את גודל הצעד, קצב הדגימה, או אפילו להחליף את אלגוריתם המודולציה הליבה עבור גרסה הסתגלותית מבלי לשנות את פריסת הלוח. גמישות זו מקצרת מחזורי פיתוח ותומכת שדרוגים שדה.

מהסיבות הללו, FPGAs הפכה לפלטפורמת הבחירה של דלה מודולציה ברכישת נתונים במהירות גבוהה, רדיו מוגדר תוכנה ומערכות עיבוד אודיו של קצה-AI.

ראשי תיבות של FPGA-based Delta Modulator

יישום מלא של FPGA דורש כמה אבני בניין.ה להלן הם המרכיבים החיוניים ותיאורי החומרה שלהם.

השוואת

ה-Comparator משנה את אות המשוב מהדגימה הנוכחית ומפיק את הסימן של התוצאה.בלוגיקה דיגיטלית, זה בדרך כלל מיושם כמצער ואחריו מברשת שלוכדת את החלק המשמעותי ביותר (MSB) של ההבדל. עבור עיצובים מהירים, את ה-Comparator צריך להיות מכווצים כדי לענות על מגבלות התזמון.

Integrator (Accumulator)

בדרך כלל, מסלול משוב, האינטגרטור מצטבר את השלבים הקוונטיים.זה בדרך כלל מורכב מסולם ורישום אשר מאחסן את ההערכה הנוכחית FLT:0.yFLT:[13] ⁇ FLT:2nFLT 3:2nFLT 3: 3) גודל הצעד ⁇ נוסף או מאריך על בסיס הערך הקטן.

עקבו אחרי Sampling Interface

אם הקלט האנלוגי כבר לא דיגיטלי, ADC חיצוני נדרש לספק את הדגימות הדיגיטליות. FPGA חייב להתמודד עם מתחם השעון של ADC והיערכות נתונים.בעיצובים רבים, ADC משולב בתוך FPGA (למשל, Xilinx XADC) או הוא מכשיר נפרד המחובר באמצעות ממשק סדרתי כמו LVDS.

רשום ו-Serializer

זרם הפלט 1 סיביות הוא בדרך כלל מכווץ ועשוי להיות סידורי אם ממשק במורד הזרם צופה אוטובוס מקביל. רוב FPGAs נבנו במהירות גבוהה טרנזקצירים סדרתיים (SerDes) שיכול לשדר ישירות את bitstream על זוג יחיד שונה.

דור השעון ותזמון

צורת דלתא דורשת שעון דגימה לפחות פעמיים את תדירות הקלט הגבוהה ביותר (Nyquist) עם זאת, כי דלה מודולציה משתמשת oversampling כדי להפחית את רעש הקוונטי, השעון הוא לעתים קרובות הרבה יותר גבוה מאשר קצב Nyquist. FPGA s PLL ו CMs יכול לייצר את השעונים הדרושים עם ג'טר נמוך.

כל הרכיבים מוצפנים בשפה תיאור חומרה כגון VHDL או Verilog, סימולציה ביסודיות, ולאחר מכן מסונתז עבור מכשיר FPGA המטרה.

עיצוב זרימה עבור דלתא משתנה על FPGA

יישום מודולטור דלתא עוקב אחר זרימה סטנדרטית של עיצוב FPGA. השלבים המפורטים להלן להבטיח הפעלה נכונה ושימוש יעיל במשאבי.

1 Algorithm Development and High-Level Modeling

התחל על ידי מודל אלגוריתם המודולציה דלה בשפה ברמה גבוהה (Python, MATLAB, או Simulink) זה מאפשר לך לאמת את הרעיון, לבחור גודל שלב מתאים, להעריך ביצועים (SNR, THD) לפני ביצוע חומרה. כלים כמו Composer מודל של Xilinx או DSP של אינטל יכול לגשר על צעד זה RTL.

עיצוב RTL

כתוב את ה-conparator, accumulator, ולשלוט לוגיקה ב VHDL או Verilog. השתמש בשיטות עיצוב סינכרוניות: כל רישום צריך להיות מעוכב באותו קצה כדי להימנע מצרות.תתתת את גודל הצעד ורוחב הנתונים כדי להפוך את העיצוב לזמין.

דוגמה ל-Verilog snippet for the הליבה הלולאה:

always @(posedge clk) begin
 if (reset) begin
 y <= 0;
 bitout <= 0;
 end else begin
 diff = x - y;
 bitout <= diff[WIDTH-1]; // MSB indicates sign
 y <= (diff[WIDTH-1]) ? y - delta : y + delta;
 end
end

3.סימציה ואימות

צור ערכת מבחן שמזין נתונים אמיתיים של אותות (גלי גבינה, קטעי אודיו) לתוך מודל RTL.בדוק כי פלט bitstream ניתן לשחזר אות אנלוגי נאמן. השתמש סימולציה התנהגותית כדי לזהות עומס יתר של מדרדרון ולהתאים את גודל הצעד בהתאם.

4.סינתזה ומימוש

הפעל סינתזה כדי למפות את העיצוב על האלמנטים הלוגיים של המטרה FPGA. לשים לב לנתיב התזמון הקריטי: תת-התבטור והסולם חייבים להשלים בתוך תקופת שעון אחת.

בדיקה אחרונה ב-5. Hardware Testing

הורד את bitstream ל-FPGA ולחבר מקור אנלוגי. השתמש ב-oscilloscope או מנתח לוגיקה כדי לאמת את bitstream הפלט. עבור יישומי אודיו, אינגרטור פשוט של RC יכול לשחזר את האות האנלוגי לבדיקה איכותית.

שינוי דלתא משתנה וריאציות

מדדי דלה בסיסיים סובלים מגודל קבוע של צעד שאינו יכול לטפל באופן אופטימלי בסימנים עם תוכן משתנה של אמפולדה ותדירות.FLT:0.0.Aaptive delta Modulation (ADM)BuildFLT:1 מתגבר על זה על ידי התאמה דינמית גודל הצעד מבוסס על תבניות קטנות אחרונות.

  • (ב) ,0) ,(ה) ,(ה) ,(ה) ,(ה) ,(ה) ,(ה) ,ב) ,[דרוש מקור]: 1 כאשר פיסות רצופות הן אותו הדבר (למציין את המרפק המדרדרדרונות) וחלוק על ידי FLT:4kcioFLT:5 כאשר ביטים חלופיים (ב"ד).
  • [01:0] ג'וייס-קלרהכר אלגוריג'מירל 1: אלגוריתם מתוחכם יותר המשתמש בהיסטוריה של 2-bit או 3bit לשלוט בשינויים בגודל של שלב.
  • (FLT:0) באופן עקבי משתנה סלופה דלתא משתנה (CVSD) 1FIRLT: בשימוש נרחב אודיו צבאי וכחול, CVSD משנה את גודל הצעד בהתבסס על רצף הפלט ומשתמש בטור הזמנה גבוהה יותר.

יישום ADM על FPGA מוסיף מורכבות (מכונה מדינה או שולחן חיפוש עבור עדכונים בגודל של שלב) אבל משפר באופן משמעותי את SNR וטווח דינמי.לדוגמה, קודקוד CVSD ניתן ליישם עם כ-200-400 LUTs ו- טבלאות, מה שהופך אותו אפשרי אפילו על FPG קטן.

תגיות: FPGA- Based Delta Modulation

יעילות הטבועה ויכולת בזמן אמת של דלה מודולציה על FPGA מאפשרת מספר יישומים מעשיים.

עיבוד דיבור ודיבור

שיטת דלתא משמשת בקודי קול זולים, מערכות בין-קול דיגיטליות, וסיוע שמיעה.התפוקה של 1 סיביות ניתן להעביר באמצעות קישורים רדיו דיגיטליים פשוטים או מאוחסנים בזיכרון פלאש עם מינימום overhead. CVSD היא פופולרית במיוחד בתקשורת קולית מאובטחת בשל אינטנסיכות שלה לשגיאות bit.דוגמה: המאמר FLT:0Wikipedia על CVSDFLT1 מספק פרטים נוספים.

תקשורת

ברדיו המוגדר בתוכנה (SDR), דלה מודציה יכולה לשמש ממיר אנלוגי פשוט לדיגיטלי עבור אותות פס צר.הקצב המפריזה גבוה מפחית את הדרישה לפילטר נגד הפליה, מפשט את חזית RF. FPGAs מאפשר את ההדגמה של אותות דלטה-מתונים בבסיס עם שקיפות נמוכה.

חיישן Data Acquisition

חיישנים תעשייתיים רבים (טמפרטורה, לחץ, רטט) מייצרים לאט אותות משתנים. A delta Modulator עם גודל קטן של צעד יכול לדיגיטל את האותות האלה עם החלטה גבוהה תוך יצירת פלט מעטות נמוך. FPGA יכול אז מספרx ערוצי חיישן מרובים לתוך זרם סידורי יחיד עבור שידור על אוטובוס או Ethernet.

מערכות בקרה

בשליטה סגורה-loop (למשל מהירות המנוע, ממירי חשמל), ניתן להשתמש ב-Deta Modulation כדי לקוד אותות משוב אנלוגיים.הההה הדטרמיניסטית של יישום FPGA מבטיחה כי לולאת הבקרה תישאר יציבה אפילו בקצבי עדכון גבוהים.

אתגרים ושיקולים

בעוד שמודולציה דלה היא פשוטה ליישום, יש לטפל במספר נושאים מעשיים.

  • (FLT:0)Slope Overload and NoiseFirLT:1): גודל הצעד הקבוע מאלץ את הקופה בין עיוות יתר רעש גרפי.טכניקות הסתגלותיות מעדיפות להפחית את המורכבות אך להוסיף מבחר קפדני של ⁇ המבוסס על סטטיסטיקות אותות הוא חיוני.
  • (FLT:0Sampling Rate לעומת החלטה 1 (FLT:1): כי דלה מודולציה משתמשת רק 1 סיביות לדגימה, השגת החלטה יעילה (ENOB) דורש oversampling על ידי גורם גדול.לדוגמה, כדי להתאים 12 סיביות ADC, יחס oversampling עשוי להיות 212=4096, וכתוצאה מכך תדרי שעון גבוהים מאוד קיים בין מהירות של שעון Schiable בין שעון.
  • (FLT:0) Resource UtilizationFLT:1: יסוד דלה מודולציה משתמשת מעט מאוד משאבים; עם זאת, הוספת לוגיקה הסתגלות, מטענים בעלי משקל גבוה, או ערוצים מרובים יכולים לצרוך במהירות LUTs ו DSP פרוסות. מהנדסים חייבים לפרופיל שלהם על המטרה FPGA (למשל, Xilinx Artix, Cyclone) כדי להבטיח ראש עבור פונקציות אחרות.
  • (FLT:0) הערכת ClosureFLT:1: הלולאה משוב במודולציה דלה הוא מעגל דיגיטלי סגור-loop שיכול להגביל את תדירות השעון המקסימלי.צנרת עשוי להיות הכרחי, אבל הוספת שלבים נוספים צינור מציג שקיפות ויכול לשבור את מבנה משוב אם לא נעשה בזהירות.

כיוונים עתידיים

ככל שטכנולוגיית FPGA מתפתחת, מתעוררות הזדמנויות חדשות למודולציה דלה.

  • (FLT:0) Machine LearningאינטגרציהFLT:1: רשתות ניאל יכולות להיות מאומנים לחזות את גודל הצעד האופטימלי בזמן אמת, יצירת מודולטור היברידי של דלתא המתאם לסימנים מורכבים יותר מאשר אלגוריתמים המבוססים על הכלל.
  • (FLT:0) Higher- Delta ModulatorsFIRLT:1: בהשראת ממירי sigma-delta, ממודולטורים מסדר גבוה יותר (עם מספר רב של חומרים) יכולים לעצב רעש לכמת כדי לשפר את SNR בלהקה של עניין.
  • (FLT:0) Multi-Bit Delta ModulationFLT:1; במקום פלט 1 סיביות, באמצעות 2 או 3 ביטים מפחיתים דרישות מתוצאות תוך שמירה על פשטות.
  • (FLT:0) אינטגרציה עם RFSoCssherFLT:1; משפחות FPGA מודרניות (Xilinx RFSoC, Intel Agilex) משלבות במהירות גבוהה ADCs ו DACs על שבב. דלתא ניתן לבצע ישירות על הנתונים הדיגיטליים מן הממירים האלה, פתח אפשרויות חדשות עבור פס אולטרה-רחב.

התפתחויות אלה מבטיחות להרחיב את טווח ההגעה של דלה מודולציה מעבר לנישות המסורתיות לתוך יישומי עיבוד אותות מתקדמים.

מסקנה

צורת דלתא נותרה טכניקה חשובה בתיבת הכלים לעיבוד אותות דיגיטליים, במיוחד כאשר מיושמת על FPGA. המורכבות הנמוכה שלה, מהירות גבוהה ויעילות כוח להפוך אותו מתאים למגוון רחב של יישומים בעולם האמיתי - מקוד אודיו פשוט ועד מערכות בקרה מתקדמות. על ידי הבנת עקרונות הליבה, שליטה על זרימת העיצוב FPGA, ולטפל באתגרים משותפים כמו עומס יתר וסגירה תזמון, מהנדסים יכולים לבנות מערכות בקרה יעילה ויעילה ככל יכולת למידה משולבת, אפילו עם יעילות יותר.

(ב) לעיין ב[[1924]], [[1924]], [[1924]]]], [[1924]]]], [[1924]]]], [[1924]]]], [[1924]]]]]], [[1924]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]], [[1924]]]]]]]]]]]], [[1924]]]]]], [[1924]] ו[[1924]], [[1924]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]