הגדלה צריכה תיקון שגיאות מתקדם באחסון

(התקני אחסון מודרניים) מבססים את כל תשתית ענן בקנה מידה יתר על המידה של NAND NAND חיישנים (כמו NAND Flash scales to QLC) ומעבר לכך, שערי שגיאות קטנות גולמיות (RBER) עלו מ- 1003-4FLT:1 כדי לייצר יותר מ- 10033 ל-FLT 3 עבור תאים עכורים.

המעבר לתא משולש (TLC) ותא מרובע (QLC) האדריכלות הגדילה את מספר מצבי המתח לתא, צמצום שולי והעלאת שיעורי השגיאה.החזרות הפסדים לאחר חודשים של אחסון ותוכנית / אריזות רכיבה על אמינות נוספת של הפחתת ה- ECC, אך SSD מודרני יכול לאבד נתונים לאחר כמה מאות מחזורים.

עקרונות ECC Core ו-Moderal Algorithms

קודי תיקון שגיאות מוסיפים ונדוניות מובנה לנתונים לפני האחסון.כאשר קריאה לאחור, מידע השוויון מאפשר זיהוי ותיקון שגיאות עד גבול עיצוב.הקודים תיקון שגיאה אחת לבלוק והם נפוצים בזיכרון ECC. ריד-Solomon להתמודד עם קודים פורצים שגיאות ומשמשים בדיסקים אופטיים וקודים HDDs ישנים יותר הם עבודת ההבזק במשך שנים, המציעים תיקונים חזקים, כמו גם לחץ גבוה.

קודים נמוכים-density parity-check (LDPC) שולטים כעת באחסון ביצועים גבוהים.הם משתמשים במערכת תגמול של ספויילרית-בדיקה והפצת אמונה אינטגרטיבית (אלגוריתם של מוצרי אטומי) כדי לפענח מידע רך מהערוץ - כגון חלוקת המתח של תא אחסון פלאש 0- PG.כל אחד מהם עובר הודעות לאורך הקצוות של גרף דו-פרטארי בין משוואות (representing) לבין משוואות קוד פתוח (p) יכול להשיג אחוזי אבטחה גבוהים (pקוד) עם קצב אחסון נמוך יותר).

קודים Polar, שאומצו על ידי תקשורת 5G, מקבלים תשומת לב לאחסון בגלל רצפת השגיאה הנמוכה שלהם ורשימת ביטולים יעילה שקופה.מבנה אלגברה שלהם מפות היטב לאדריכלות FPGA צינורות. בעוד שעדיין לא נפוץ בייצור SSDs, מחקרים מראים שהם יכולים להתאים ביצועים LDPC עם מורכבות קודקוד נמוך יותר עבור גודל מסוים של בלוקים מבטיח הוא קודים, אשר משלבים פשוט עם ביצועים נמוכים יותר, המציע ביצועים טובים יותר, ומורכבים ביצועים טובים יותר.

בחירת האלגוריתם הנכון דורש סימולציה של פרופיל שגיאות של ערוץ היעד. כלים כמו Bit Error Rate Tester (אלברט) או מונטה קרלו סימולציות עם מודלים ערוצים מיצרנים פלאש לעזור לצמצם את המועמדים לקוד.הבחירה הסופית מאזן את יכולת התיקון, הגמישות, האזור וכוח.בארכיון קר, קוד חזק עם שקיפות גבוהה יותר מקובל; במסד נתונים מסחר פיננסי, תת-מיקרו-שניות חובה decoding הוא המאפשרת קוד עבודה PG שונה אפילו על בסיס PG.

מדוע FPGAs אידיאלי עבור יישום ECC

FPGAs כובש קרקע בינונית ייחודית בין ASICs קבוע פונקציונלי מעבדים מטרה כללית. A מודרני FPGA מכיל עשרות אלפי אלמנטים לוגיים, מאות פרוסות DSP, ו מגהבתים של RAM, כל מקושר באמצעות מרקם מוקרן תוכנית.אדריכלות זו מאפשרת כמה יתרונות מרכזיים לתיקון שגיאות:

  • (FLT:0) Hyperpositionism:FLT:1 LDPC מקודמים דורשים עדכונים בו זמנית לאלפי צמתים. FPGA יכול מיידית מאות רכיבי עיבוד הפועלים במקביל, השגת רב-גיגהביט-פר השני באמצעות לוח.עבור 1 TB עם ממשק PCIe Gen4, הפעוט חייב לטפל 64 Gb / מקבילות של המשתמש יכול לענות על דרישות מקבילות חלקית עבור חדר אחד-GA עם ממשק PCIe Gen4 זה.
  • (FLT:0) Reconfigurable Flexibility:FLT:1 כאשר דור פלאש חדש מציג תכונות שגיאה שונות - כגון אובדן שימור או עלייה קריאה מוגברת - האלגוריתם של ECC יכול להיות מעודכן על ידי טעינה של bitstream חדש. זה מרחיב את החיים השימושיים של פלטפורמות אחסון ומאפשר שיפורים שלאחר-deoyment. לדוגמה, כונן מצויד בתחילה עם BCH יכול להיות משודרג ל-PC באמצעות קושחה באמצעות עדכון FPGA אם יש לו לוגיקה.
  • (FLT:0)Ultra-Low ו-Deterministic Latency:Fillo:1Felo חומרה צינורות למנוע מערכת הפעלה overhead ו-הקשר מעבר. a היטב FPGA decoder יכול לספק נתונים מתוקנים עם חד-ספרית מיקרו-שנית, חיוני עבור מערכות אחסון בזמן אמת.
  • (FLT:0)Direct Data-Pathאינטגרציה:FLT:1 FPGAs יכול לשבת קו קו בין ממשק מארח (PCIe, NVMe, CXL) לבין ה- NAND Flash בקר.Harded IP עבור PCIe, DDR4/5, ו- ONFI מפחית את הצורך שבבים חיצוניים, מפשט את עיצוב לוח וצמצום כוח.
  • (FLT:0)אנרגיה אי-יעילות: LDFIRLT:1 על ידי התאמת הנתונים בדיוק לאלגוריתם, FPGAs להימנע מעל פני ההוראה להביא וקוד. LDPC decoder על FPGA מודרני לצרוך בערך 2-4 W במלא, בהשוואה ל-15-20 W עבור CPU פועל אותו אלגוריתם בתוכנות.

(ב) מבט עמוק יותר לתוך האצה מבוססת אחסון מבוססת FPGA, ה-FLT:0 (Xilinx חישובי דף אחסון חישובי FLT:1) פרטים כיצד לוגיקה ניתנת למניעה תיקון שגיאות עיבוד נתונים.

מערכת ECC מבוססת FPGA

יישום מאיץ ECC ברמת הייצור על FPGA עוקב אחר מתודולוגיה מובנה שהופכת קוד מופשט ללוגיקה סיליקון עבודה.התהליך כרוך באלגוריתם, אדריכלות חומרה, סימולציה, סינתזה ושילוב מערכת.

אלגוריתאם ו-Parameter Tuning

הצעד הראשון הוא לאפיין את ערוץ האחסון.עבור NAND Flash, שיעור השגיאה הגולמי משתנה עם תוכנית / מחזורי, טמפרטורה, ושימור נתונים.שימוש בכלים כמו נתוני מבחן האמינות של NAND Vendor או מודלים קוד פתוח (למשל, מ- Flash Memory Summit), מהנדסים מ-RPCF הצפויה על פני חיי הנהיגה.

עיצוב ארכיטקטורת חומרה

עם האלגוריתם קבוע, אדריכלות FPGA תוכנן באמצעות שפות תיאור חומרה (VHDL / Verilog) או סינתזה ברמה גבוהה (HLS) מ C / C++. A טיפוסי LDPC decoder מורכב:

  • (FLT:0) hannel Likelihood Buffer: ההרחבה 1 (חנויות רכות) מאמטריות רכות (יחסי הסתמכות על NAND, LLRs) מהערוץ קורא NAND.בדרך כלל 6 סיביות קוונטיזציה מאזן דיוק ושימוש במשאבי.
  • (ב) ,0) יחידת Node (VNU): מעבדים 1:1 הודעות הנכנסות מבדיקת נקודות ועדכונים משתנים Node LLRs.
  • (ב) ,0)Check Node Unit (CNU): ibph:1 מבצע את המניין או מבצע מוצר כדי ליצור הודעות יוצאות.
  • (FLT:0) Interconnection Networkir:FLT:1 מיישם את הקישוריות של מטריקס בבדיקה. עבור QC-LDPC, זוהי רשת משמרת חבית שניתן לצנרת.
  • (ב) ,0) ,Controller:FLT:1 נהל ספירת ההסרה, סיום מוקדם מבוסס על בדיקת תסמונת, ו Handhaking עם המארח.

מעצבים מחליטים על רמת המקבילה: קודמי מקבילה מלאה להשיג מקסימום דרך לוח אבל לצרוך משאבים ענקיים; קודקודים מקבילים חלקית לחלוק יחידות עיבוד על פני מספר רב של נקודות, מהירות המסחר עבור האזור. רוב ה- SSDs מעשי להשתמש לוח זמנים מרתיעה שכבתי כי תהליכים שורות של גנרטור מטריקס סלקטיבי s בודקים squentially, צמצום דרישות רוחב פס זיכרון ושיפור מהירות האנקוד הוא בדרך כלל פשוט יותר, לעתים קרובות מתפתל על ידי מחזור נתונים.

סימבול ו-Verification

לפני ביצוע חומרה, סימולציות לאמת כי הפעוט עונה על יכולת תיקון שגיאות המפורטת. ספסלים מבחן ספסלים רעש ערוץ הזריקה על פי המטרה RBER ומדד שיעור שגיאות מסגרת (FER) קורנל מקרים כגון מלכודות סטים - דפוסי שגיאה ספציפיים שבהם הקידוד הפונקציונלי אינו יכול לתכנס - מזוהה ולטפל בטכניקות עיבוד לאחר עיבוד כגון bit-fpping או הפעלה מחדש עם פרמטרים שונים.

סיינטזה, Place-and-Route, ו- Timing Closure

לאחר אימות, RTL הוא מסונתז לרשימה ברמה השער מיקוד ספציפי FPGA. Place-and- Path המפות לחסום מחסומים לוגיים, חסימת RAM, ו- DSP פרוסות.עבור קידודים גבוה, סגירת תזמון - מרגיע את כל הנתיבים לעמוד בתדירות היעד - הוא הצעד המאתגר ביותר.רחב נתונים וחיבורים ארוכים דורשים רצפה, שימוש בצנרת, לפעמים, לחץ דם נמוך של 4K.

מערכת אינטגרציה

הצעד האחרון משלב את ה-FPGA אל נתיב האחסון.ה-FPGA בדרך כלל מתחבר לבקר NAND באמצעות ממשק DDR או ל- DDR, ולמארח באמצעות PCIe או NVMe.Hard מעבדים פורשים בדרך כלל ל- NAND (למשל, ARM Cortex-A53 ב-SoC FPGAs) פועל אשר מנהל את הפיקוד queuing, DMA, העברות ו-CC יכול לפעול באמצעות אינטגרציה לא נכונה.

השוואת FPGA, ASIC ותוכנות ECC

לכל פלטפורמה יישום יש נקודות חוזק וחולשות.תוכנות ECC על CPU הוא גמיש ביותר - כל קוד יכול להיות מיושם, ועדכונים הם טריוויאליים.עם זאת, גבולות ביצוע סידוריים באמצעות לוח: ליבה אחת יכולה לפענח ברוב כמה מאות מגהביט לשנייה, הרבה מתחת לעשרות הג'יגה-בייט הנדרשים על ידי SSDs מודרניים. GPU משתפר באמצעות לוח, אך מוסיף כוח וכבדות, והוא לא מעשי בתוך מכשיר.

ASIC ECC הוא הפתרון הגבוה ביותר ויעיל ביותר עבור מוצרים בעלי ערך גבוה.לאחר ביצוע הקלטת-out, הקוד נקבע.אם אלגוריתם חזק יותר נדרש מאוחר יותר (למשל, כדי לתמוך בדור פלאש חדש), נדרש תיקון סיליקון חדש, שלוקח חודשים ועלויות של מיליונים. עבור מוצרים בינוניים (למשל, מיזמים עם נפח שנתי במאות אלפי), איסור עלות הנדסה (NreIC)

FPGA ECC מכה איזון.זה מציע ביצועים חומרה קרוב ASIC (במיוחד עבור LDPC וקוד הקוטב) עם יעילות התוכנה.העלות ליחידה גבוהה יותר מאשר ASIC, אבל עבור כרכים נמוכים עד בינוני העלות הכוללת של הבעלות נמוכה יותר כי אין צורך, ועדכוני שטח יכולים להאריך את חיי המוצר.

יישומים אמיתיים

הסינרגיה בין FPGAs ותיקון שגיאות כבר פרוסה על פני תעשיות מגוונות שבהן שלמות הנתונים היא קריטית.

(FLT:0)Enterprise ו- Hyperscale SSDs:BuildFLT:1) מובילי SSD ספקים חדשים של ECC אדריכלות FPGAs לפני ביצוע ASICs. לדוגמה, לאחרונה FLT:2EEIE נייר03FLT 3 מתאר FPGA מבוסס LDPC קודקוד כי משיג 13.5 Gbs באמצעות צריכת רק 1.2, המאפשרת קוד פתוח עבור שרתי קוד פתוח.

(FLT:0) גבוה רגישה דיסק מניעים: ⁇ FLT:1 ; מודרני HDDs להסתמך על זעזועים ריתוק ו LDPC קידוד בערוץ קורא. Shingled מגנטי להקליט וחום-מבטיח הקלטה מגנטית (HAMR) דורש עיבוד אותות הסתגלות אשר הוכח בתחילה על אבטיפוס FPGA.

(ב) .0) מרחב והגנה: FLT:1Builds ו- Deep Space Investigations להשתמש ב-FPGed קרינה כדי ליישם את הריצוף מודולרי משולש ו- ECC מתקדם עבור רשומות מוצקות של מדינת ישראל:2NASA Mars roversFLT 3: להשתמש אחסון מוגן FPGA שניתן למקם מחדש מ- Earth כדי להתאים להתרחשויות בלתי צפויות.

(FLT:0) Industrial ו-IoT: FLT:1 , Embedded Systems בסביבות קשות - רצפות ייצור, השקיות נפט, כלי רכב אוטונומיים - שימוש במודולים אחסון המבוססים על FPGA המשלבים התנגדות לתנודות רטט עם ECC חזקה. לדוגמה, מטה מטה מטה מטה מטה מטה מטה מטה מטה מטה מטה מטה קידוחים שפועלים ב-200 מעלות צלזיוס משתמשים ב-FPGA מיוחדות שמתאימות לתיקון בזמן אמת כדי לפצות על מנת להגדיל את הדלפקידות ה-FDLCDIFDIFDLCDLCDIFDILDL.

אתגרים נוספים

בעוד FPGA ECC מציע יתרונות ברורים, מהנדסים חייבים לטפל במספר מכשולים כדי להשיג עיצובים אמינים ויעילים.

(FLT:0) עיצוב מורכבות:FLT:1 יצירת קוד יעיל LDPC מאפס דורש מומחיות בתיאוריה מבוססת עיצוב דיגיטלי.הפתרון הוא להשתמש ליבות IP מבוזרים ממוכרים FPGA (למשל, Xilinx LDPC, Intel LDPC הליבה) אשר הם פרמטרים ונקראים על ידי סינתזה גבוהה ++Ssis (גם כדי לחדד את האלגוריתם בהדרגה) כדי לחדד את האלגוריתם C.

(FLT:0) Cost Constraints:FLT:1 high-end FPGAs יכול לעלות מאות דולרים ליחידה, מה שהופך אותם בלתי מתאימים למוצרים צרכניים בעלי שם גבוה.עם זאת, עבור כרכים נמוכים עד בינוני (למשל, מערכות אחסון ארגוני), גמישות ספציפית של FPGA ונמוכת NRE לעתים קרובות לעשות את העלות התחרותית הכוללת.

(FLT:0)Power and Thermal Management:FLT:1 מקביל לחלוטין LDPC decoder יכול לצייר כמה וואט.טכניקות כדי להפחית את זה כוללים שעון מחלחל צינורות כאשר idle, מתח דינמי ותדירות מדרג (DVFS), ואופטימיזציה אלגוריתמית כגון סיום מוקדם כאשר התסמונת היא אפס.

(ב) ,0) אינטגרציה עם מערכת אקולוגית קיימת: ⁇ FLT:1 (interding aFPGA עם בקר אחסון דורש דבקות בסטנדרטים כמו PCIe, NVMe, ו ONFI. Using ספקים הקשורים עיצובים וקטלוגי IP מסופקים מהירויות אינטגרציה.לדוגמה, Xilinx מציעה AFLT:2PCIe DMA IPFLT3 שניתן לספק לוגיקה פתוחה:

(FLT:0) מינוף ודיון: FLT:1 סינתזה ארוכה (שעות עבור עיצובים גדולים) להאט את ההצתה. גישה סימולציה-ראשון עם מבחנים מקיפים, בשילוב עם חומרה-in-the-loop על לוחות קטנים יותר, תופס את רוב הבעיות מוקדם. Integrated Logicrs (למשל, Xilinx ILA, Signal) מאפשר אותות אמיתיים של ספקטרום על לוחות זמנים קצרים ללא שינוי מוקדם.

מבט קדימה: חידושים ב-FPGA ECC

עתיד תיקון שגיאות מבוסס FPGA מעוצב על ידי טכנולוגיות מתפתחות הדורשות גמישות וביצועים נוספים מחומרת אחסון.

(FLT:0) Machine Learning-Assisted Decoding:BuildFLT) 1 רשתות נילי יכול ללמוד את דפוסי השגיאה הספציפיים של שבב NAND במהלך חייו. FPGA יכול לארח מנוע קל בקצוץ המנבא מקומות שגיאה סבירים, המאפשר לקוד להתמקד בתיקון של קידודים שבהם הם נדרשים ביותר מחקרים אחרונים מראה כי קידוד אמונה עצבי יכול לשפר את ה-PC באמצעות 15% של גישה סטטית.

(FLT:0)Post-Quantum Security ו- ECC:BuildFLT:1 , מחשוב קוונטי מאיים על הקריפטוגרפיה הנוכחית, אבל זה גם משפיע על אבטחת אחסון.התקני אחסון עתידיים עשויים להיות צריכים לתמוך תיקון שגיאות המשלב קודים מבוססי לקטייה עבור הצפנה בטוחה קוונטית. FPGAs מציעים דרך שדרוג ברור: אותה חומרה ניתן לתכנת מחדש עם קוד חדש לאחר זמן רב להגנה על נתונים לאחר פריסה.

(FLT:0) אינטגרציה צ'אט: (1) המעבר לחבילות מרובות-die מאפשר לדיג FPGA להשתלב לצד בקרים ASIC, DRAM, ובקרי NAND על תת-קרקעית אחת באמצעות Universal Chiplet Interconnect Express (UCIe) המשלבת את היעילות הגבוהה של ASICs עם אריח קטן, ניתן להתאמה מחדש של מוצרי אחסון כגון EMCS, אשר יכולים לפתח באופן פעיל מוצרים חלופיים ללא אחסון ללא אחסון.

(FLT:0) קוד פתוח-Source ECC IP Ecosystem:BuildFLT:1) התנועה חומרה בקוד פתוח מייצרת ליבות באיכות גבוהה, תצורה של ECC עבור LDPC, קוטב וקודי מדרגות.הפרויקט מחקר קוד פתוח:2ECCTool פרויקט מחקר FLT 3 מספק חבילה של יישומי קוד פתוח שניתן להתאים לערוצים ספציפיים, כמו גם לסקירה מתקדמת של קוד פתוח, ללא בדיקות מתקדמות, המאפשרות לשיטות רישוי, ללא מקדימות, ללא שימוש בגרסאות מתקדמות לשיטות רישוי מתקדמות, ללא שימוש ב-FLT 3.

מסקנה

יישום תיקון שגיאות מבוסס FPGA במכשירי אחסון נתונים אינו רק מגמה טכנית - זוהי תגובה אסטרטגית להגדלת מערכת אחסון ללא הרף והעלייה המקבילה בשיעורי שגיאה.שילוב של מקבילות ברמה החומרית המופקדת על ידי שדה גמישות, וכן מהלכים גמישים עמידים ישירות של אבטחת מידע על ידי מרכזי אחסון FPGAs הפלטפורמה האידיאלית עבור פריסת אלגוריתמים מתקדמים של IP, כגון קודים ו-Cacklilimate, תוך כדי להבטיח גם אתגרים מתקדמים של אבטחה גמישים, כמו גם עלות אבטחה לטווח קצר יותר.