הבנה של FPGA IP Cores ו-The Imperative of Reuse

מערך השערים ההסתברותי (FPGAs) התפתח מלוגיקה דבק פשוטה לפלטפורמות מחשוב heterogeneous רב עוצמה. בלב טרנספורמציה זו מונח הרעיון של הליבה של קניין רוחני (IP) - pre-designed, מראש-מחדש בלוקים מעגליים דיגיטליים מוכחים שניתן מיידית בתוך עיצוב גדול יותר. ליבות אלה מחלחלות הכל מפונקציות וזיכרון כדי להשלים את הממשקים הקניים, כמו גם את היכולת המהנדסים הקניים של הממשקים שלה, אשר ניתן להגדיר מחדש של הממשקים של המאפיין את היכולת המאפיין את המאפיין המאפיין שחור, מאשר את המאפיין את הממשק המאפיין המאפיין, מאשר את המאפיין את הממשק המאפיין את היכולת שלה, מאשר את היכולת שלה, כמו גם את היכולת שלה, מאשר את המאפיין מרכזי של מערכות הליבה של מערכת ההפעלה שלה, מאשר את היכולת שלה, אשר יכול להיות מוגדרות של עיצוב גדול יותר.

הביקוש להגדלת ההסתברות להגדלת ה- IP.כאשר זמן-לשוק נמדד בשבועות ולא חודשים, היכולת למשוך מאומת FIFO, גנרטור CRC הניתן להגדרה מחדש, או חיבור AXI מהספריה פנימית יכול להיות ההבדל בין משלוח על לוח זמנים והיעדר חלון קריטי.

רך, חברות, ו- IP קשיח

(הבנה של סוגי הליבה IP היא הצעד הראשון לקראת עיצוב מחדש של טבלאות:0 Soft IP ליבות מעבדים 1 , הם מועברים כקוד RTL סינתזה, בדרך כלל ב VHDL, Verilog, או SystemVerilog. הם מציעים גמישות מקסימלית כי הם יכולים להיות ממוקדים לכל משפחה FPGA, אבל הם דורשים יישום זהיר לתזמון קרוב על פני ארכיטקטורת זיכרון:

המקרה הכלכלי של אחריות

יצירת הליבה IP משוכפלת דורש מאמץ רב יותר מאשר כתיבת מודול שפל.אתה חייב לכתוב קוד פרמטרי, ערכת מבחן רב-עוצמה, והנחה מסמך בקפידה רבה יותר, אך בניית תרכובות שוליות עם כל פרויקט.א.נרטורת FIFO מעוצב היטב, פעם אימות, ניתן להשתמש מחדש על פני עשרות עיצובים - כל שעות של שיתוף פעולה ופירוק של מערכות זמן, מעבר לאבחון מהיר, כדי לשפר את תהליכי ליבה של אינטגרציה מהירה, בתנאי אינטגרציה, באופן אוטומטי, כדי לשפר את תהליכי פיתוח מחדש של אינטגרציה מהירה, באופן אוטומטי, בתנאי אינטגרציה של קבוצות קריטי, בתנאי אינטגרציה של מערכות ליבה של אינטגרציה, בתנאי אינטגרציה, בתנאי אינטגרציה מחדש, בתנאי אינטגרציה מהירה, בתנאי אינטגרציה, בתנאי אינטגרציה מחדש על ידי אינטגרציה מחדש, בתנאי אינטגרציה מחדש, בתנאי אינטגרציה מחדש של מערכות קריטי, בתנאי אינטגרציה מחדש של מערכות פיתוח מחדש על ידי אינטגרציה מחדש, בתנאי ליבה של מערכות קריטי, בתנאי אינטגרציה מחדש, בתנאי פיתוח מחדש על ידי אינטגרציה מהירה, בתנאי אינטגרציה מחדש, בתנאי אינטגרציה מחדש של מערכות פיתוח מחדש, לאחר מכן, לאחר אימות, לאחר מכן, לאחר מכן, לאחר מכן, בתנאי אינטגרציה של מערכות פיתוח מחדש על ידי אינטגרציה מחדש על ידי אינטגרציה של מערכות פיתוח

עיצוב Reuse: עקרונות הליבה

הליבה IP ניתנת לחזרה אינה מוגדרת על ידי פונקציונליות שלה לבד, אלא על ידי האדריכלות שלה ועיצוב ממשק.העקרונות הבאים להבטיח כי בלוק חוצה את הפרויקט הראשוני שלו והופך נכס אמיתי עבור הארגון כולו.

מודולריות עם תקנים

כל ליבה של ה- IP צריכה לייצג פונקציה אחת, ממונעת היטב. להימנע מהפיתוי לדחוס מספר תכונות שאינן קשורות לבלוק אחד רק משום שהן מופיעות באותה תת-מערכת. הפרדה נקייה של חששות – למשל, מסנן DSP ייעודי מול פרוטוקול משולב של סינון ו- Control-Ax1, מאפשר למהנדסים להבין, לבדוק ולחליף כל מצגת באופן עצמאי.

פרדוקסל וג'נרי

[הערכים המוערכים] הם הערפיליות של שימוש חוזר, במקום זאת, כל רוחב, עומק וקבוע התנהגותי צריך להיחשף כ-VHDL גנרית או פרמטר Verilog.לדוגמה, גנרטור CRC צריך לקבל תצורה של פולינומית, רוחב נתונים וערך ראשוני כפרמטרים.FLT2 כולל פרמטרים סטנדרטיים של שימוש בפרמטרים פשוטים של שימוש ב-VLxLxL.

תגית: TL

קוד שנכתב עבור כלי הסינתזה של ספק יחיד מכיל לעתים קרובות פרימיטיביים ספציפיים למכשיר או תבניות הקצוץ כי שבורה במקום אחר.כדי למקסם את השימוש מחדש, להגביל את עצמך לתקני IEEE RTL סטנדרטיים.הימנעות מיידית של פרימיזציה של ספקים בתוך שער התזמון; אם עליך להשתמש בבירור בלוק קשיח כמו PLL או חסימת RAM, מופשט מאחורי עטיפה סטנדרטית שיכולה להחליף מטרה סגורה באופן שווה (למשל) באופן ברור של שינוי פרמטר קבוע של פרמטרים עם בדיקה לוגי (למשל, או תיקון פרמטר קבוע) באופן קבוע (למשל, לדוגמה, לדוגמה, או תיקון פרמטר קבוע) באופן קבוע של פרמטר קבוע של פרמטר קבוע של פרמטר קבוע של פרמטר קבוע של פרמטר פרמטר סימולציה).

מסמך כחלק מהספק

(הדגשה ללא תיעוד אינה ניתנת לחזרה; היא תיעוד מקיף של חידות חייב לכלול תרשים בלוק, תיאור אותות ממשק עם דיאגרמות תזמון, טבלאות פרמטר, דרישות שעון ואפסות, מידע על שקיפות, וניצול משאבים עבור תצורה טיפוסית.סימן פשוט או גליון נתונים HTML שנשמרו באופן אוטומטי לצד קובץ המקור יכול לעשות את ההבדל בין נכס לספרייה וקודים שמסתובבים רבים מקבצי IP החלים כך שהם יכולים לספק את ה- IPF לדוגמה:

אסטרטגיות אימות זה Scale

הליבה IP המעוצבת ביותר היא ללא ערך אלא אם כן היא עובדת.אימות חייב להיות ממצה, אוטומטית, ובדיקה עצמית כדי לתמוך במחזורים מהירים של כוונון שבו מתרחשת לעתים קרובות.

בניית בדיקות עצמיות

השקעה ב- SystemVerilog או VHDL Testbench כי תרגילים את כל מצבי פונקציונלי, מקרים פינה, והפרות פרוטוקולים.בדיקות ישירות שימושיים עבור החזר בסיסי, אבל אימות חד-פעמי עם כיסוי פונקציונלי הוא מה חושף הנחות נסתרות.אם הצוות שלך משתמש מתודולוגיה כגון UVM, אפילו גרסה קלה יכול לשפר את האמון באופן דרמטי.

FPGA Hardware אימות

(הסימול) תופס באגים לוגיים, אך רק סיליקון מגלה סגירת תזמון, שחזור מחדש וחסינות רעש בעולם האמיתי (שלב מתוכנן בקפידה) צריך לכוון לפחות שתי לוחות FPGA שונים (אם אפשר, מיצרנים שונים) להורדת יכולת לחץ של בדיקות אבטחה מהירה (DythonF) כדי להפעיל את הנתונים התקפים של לוח הבקרה האוטומטית (Slip) באמצעות לוח חומרת חומרה של לוח הבקרה אוטומטית (SiF) או לוגיקה מלאה) באמצעות מספר לוגיקה של נתונים (DIx) באופן מיידי (DIx) או לוגי) באופן מיידי) או לוגי (DIx) באמצעות לוגי (DIx) באמצעות לוגי) באופן מיידי (DIx) לוגי)

CI/CD ל- IP Cores

● שימוש ב- IP ליבות כמו ספריות תוכנה: כל משימה לפרויקטים של Repository מתייחסת לחבילת רגרסציה (Steam tube for FPGA IP ליבות RTL linting (באמצעות כלים כמו Verilator, SpyGlass, או ל-Viva/Quartus linters), סינתזציה לזוגות מרובים של FPGA, סימולציה משותפת עם סימולטורים (MoS Quests), או ®Extras) , למשל, XGatereatives, IOSTERC, XGatecent, IOL, IOL, אם לא יכול להישאר זמין, אם לא יכול להיות זמין, אם לא יכול להיות זמין, אם לא זמין, כלומר, IGater) עם שינויים FPGateator, FPRatereatereateremateritive, אם לא זמין, אם לא יכול להמשיך לשלב שינויים FPRatematemategategatereamtexitives, אם לא יכול להיות זמין, אם לא זמין, אם לא זמין, אם הוא FPRaterectioned, אם הוא FPRatecrectioned, אם לא זמין, אם הוא

אריזה ו Deployment

עם ליבה מאומתת, הצעד האחרון הוא לארוז אותו כך שמפתחים אחרים יכולים לשלב אותו ללא חיכוך. הליבה IP ניתנת לחזרה היא מוצר, ויש להעבירו בהתאם.

חבילת ה-Avidable

חבילת IP בת קיימא מינימלית כוללת את קבצי המקור של synthesizable RTL, תסריט אוסף או מציג את הזמנת הקובץ, בדיקת הסימולציה, גליון הנתונים של תיעוד, ותבנית קובץ מגבלות. חבילות בוגרות נוספות להוסיף עיצובים לדוגמה עבור לוחות הערכה פופולריים, מנהלי תוכנה אם הליבה כוללת מפה רישום, ותוכנית אימות.

  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ◄ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ,0) / ⁇ (ב) , (ב) , ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) (ב) - עיצוב ברמה גבוהה של קונסולת פנים שמבהב LED או מתקשר על פני UART
  • (ב) ,0) / תיאורים של LT:1 - Makefile, תסריט Tcl, או תסריט Python עבור בנייה אוטומטית ומבחן

מבנה זה הוא מיד לזיהוי מפתחי FPGA ומראה מה ספקים כמו FLT:0XilinxFLT 1 ו-FLT:2InteligtureFLT 3 מספקים בקטלוג IP שלהם.הוספת קובץ IP-XACT (EE 1685) מתקן את האריזה ומאפשר שילוב אוטומטי בכלים התומכים בתבנית, כגון קובץ PDF-Automteatives (LDA) או סימולציה של קוד פתוח (Edex).

גרסה שליטה וגרסה סימנטטית

הליבה IP לעולם לא נגמרת באמת; היא מתפתחת כמו באגים קבועים ותכונות נוספות.אימוץ גרסאות סמנטיות (MAJOR.MINOR.PATCH) כדי לתקשר את ההשפעה של שינוי. שחרור PATCH הוא הפוך לאחור וכתוב רק כתובות באגים.A MINOR משחרר תכונות חדשות שאינן פותרות ממשקי מערכת הפעלה של קידודים, אשר יאפשרו לגרסאות של קודמונאליות ספציפיות, אשר אינן מנסות לשנות את הגרסאות של ממשקי התיבות של ה-R.

עקבו אחרי Vendor IP Catalogs

עבור צוותים השקיעו רבות במערכת אקולוגית מסוימת, אריזה הליבה של קטלוג IP של המוכר מספק חוויית שילוב Native. Xilinx Vivado ו- Intel Quartus שניהם לתמוך ב-Repositories שבו ניתן לתאר IP באמצעות קובץ רכיב XML.זה מאפשר למהנדסים לגלוש ולעדכן את הליבה באמצעות הקטלוג הסטנדרטי של ה- IPATLI, להגדיר פרמטרים גרפיים ואוטומטיים את המוצרים.

מחקר: AXI Stream FIFO

שקול את יצירתו של AXI4-Stream FIFO עם רוחב נתונים רב ערך ועומק. בפרויקט מהיר טיפוסי, מהנדס עשוי באופן ישיר להפעיל את גנרטור הספק FIFO, אבל בחירה זו מנעולה את העיצוב למשפחה חד FPGA. A Reusable Soft FIFO, לעומת זאת, יכול לפעול על פני מטרות מרובות.

העיצוב מתחיל עם מודול פרמטר פרמטר פרמטר פרמטרים פרמטרים (Verilog פרמטרs פרמטר פרמטר פרמטרים פרמטרים פרמטרים פרמטרים פרמטר 9 ; ⁇ 9) הממשקים עוקבים אחר מערך של רישומים או חסימת RAM מסגרת קיים, בהתאם לפרמטר של סינתזה (Sinnching) סכומים אקראיים של נתונים, בתוך תצורה של 4 קטגוריות של קובץ CVOR) ו-ix> רזולוציה מלאה של קובץ של קובץ CV.

כדי להרחיב את המקרה, לשקול הוספת תמיכה עבור AXI4-Stream אופציונלי אותות צד ערוצים (TUSER, TLAST, TKEEP) באמצעות פרמטרים נוספים.זה הופך את FIFO שימושי עבור פרוטוקולים כגון הזרמת וידאו או Ethernet מסגרת האימות (אנ') כולל בדיקות ציות נגד מפרט ARM AXI-Streamation, ומבטיח יכולת פעולה הדדית עם כל סוכן D-AXIX) חיצוני יכול גם למנוע שינוי עמוק יותר (בנוסף ל-D) של פרמטרים, כולל פרמטר עמוק יותר, כולל פרמטרים, כולל פרמטרים, כולל פרמטרים, כולל פרמטרים, כולל פרמטרים, כולל פרמטרים מבוססי RAM (D) כדי למנוע פרמטר עמוק יותר, כולל פרמטרים, כולל פרמטרים מבוססי ARM ARM ARM ARM ARM ARM ARM ARM ARM ALT-Stream-Stream) כדי למנוע פרמטרים, כולל פרמטרים, כדי למנוע פרמטר עמוק יותר, כדי למנוע פרמטרים, כדי למנוע פרמטרים, כדי למנוע פרמטרים של מערכת RAM מבוסס-Stream-Stream-Stream-DLT-D-D-D

מחקר: CRC Generator

הליבה המשותפת נוספת היא בדיקת מחזורית (CRC) גנרטור פרמטר CRC מקבל פרמטרים כגון רוחב פולינומי, ערך פולינומי, ערך ראשוני, רוחב נתונים קלט, ואם CRC הוא משתקף או לא. על ידי שימוש ב- Cbited ארכיטקטורת CRC ב- CRC בסגנון LFSR עבור שטח מינימלי, או מקבילה עבור מעבד C-8 C.com שנבחרה באמצעות פרמטר אחסון סטנדרטי של C.

הימנעות ממלכודות שקיפות נפוצות

אפילו קבוצות מנוסים יכולות לערער באופן בלתי נמנע את ספריית ה-IP שלהם, תוך הכרה במלכודות הבאות ישמור על ליבתך באמת.

(FLT:0) הערכת הממשק.FLT:1 טירינג ליבת חזק מדי לפרוטוקול אוטובוס מסוים שאינו בשימוש נרחב מגביל את הקהל שלו. Stick to Industry Standards (AXI, Avalon, Wishbone), או מסמך ברור של הפרוטוקול מותאם אישית ולספק מתאםי גשר.

(FLT:0) אימות פרדוקס יעיל של ראטמציה.IRLT:1 לא כל שילובי פרמטר פרמטר הם בתוקף. הליבה ניתן לצרף צריך לכלול טענות (או ליצור בדיקות בלוק) כי לתפוס תצורה בלתי חוקית בזמן, למנוע את ההטגרטור מסינון שטות.

(FLT:0) איסוף שעון ו- איפוס Domains.cioFLT:1) עיצובים רבים נכשלים במהלך שילוב בשל תזמון לא מתאים לאפסה.ה הליבה IP חייבת לקבוע את דרישות איפוס שלה - קוטביות פעילה, רוחב הדופק המינימלי, דרישות סינכרוניזציה - וסינכרון מחדש יציבה צריך להיות מומלץ (או מיידי אופציונלי) בתוך הליבה כאשר ניתן.

(FLT:0) אבחון של מסלולים פיזיים היררכיים.FLT:1 בלוקים IP רכים לפעמים דורשים מגבלות מיקום בעת יישום נתיבים קריטיים (למשל, צינור DSP מהיר במהירות גבוהה) במקום מגבלות קשות של LOC שבורות על מכשירים שונים, להשתמש ב- Pblocks או באזורי מטען לוגיקה המותקשרים באמצעות תבנית הקובץ, ומאפשרת ל-DSPgrator להתאים אותם באמצעות הנחיות מתועדות.

(FLT:0)Failure כדי לנהל את Bit Growth.veFLT:1 ), נתונים מפוזרים יכולים להוביל ללוגיקה מוגזמת אם הפרמטרים מוגדרים לערכים קיצוניים.ספק הערכות ניצול משאבים עבור מגוון של שילובי פרמטר, וכוללים בדיקות lint עבור תקלות bit-width כי יכול לגרום לנפיחות סינתזתמטית.

(FLT:0) ראוות התחדשות (FLT) 1 לא רק להשתמש ב- RTL; שימוש חוזר בתשתיות הבדיקה.לוודא כי משככי המבחנים הם פרמטרים ויכולים לרוץ עם תצורה שונה. IP משותף (למשל, AXI מאסטר / סוכנים של AXI) יכול להפחית באופן דרמטי את המאמץ של אימות ליבות חדשות.

יצירת תרבות IP Reuse

כלים וטכניקות הם רק יעילים כמו התרבות הארגונית התומכת בהם.כדי להטמיע מחדש IP לתוך הדנ"א של הצוות שלך, לקבוע ספרנית IP מרכזית (או הפעלת תפקיד) האחראית על ביקורות קוד, איכות תיעוד ותחזוקה קטלוג. ליצור שער גלוי - אולי דף wiki או אתר סטטי שנוצר מקבצי סימון בגרסת ה-IP החדשה, אשר פותחים מקבצי ליבה בולטים, כאשר כל הליבה רשומה עם המעמד שלה, גרסה אחת, ומהנדסים, אחת, אחת, שתשפרה את הגרסאות חדשות של פרמטרים, אשר מסייעות, כמו גם את הגרסאות של פרמטרים, כמו גם את ה-IP חדשות, אשר פותחות, כמו גם את הגרסאות של פרמטרים, כמו גם את הגרסאות של פרמטרים, כמו גם את הגרסאות של פרמטרים, אשר פותחות, כמו גם את הגרסאות של פרמטרים מחדש של מידע ליבה של כלי הליבה של פרמטרים, אשר פותחות, כמו גם על בסיס קבועות, אשר נוצר מקבצי הליבה של כלי תקשורת, אשר נוצר מקבצי ליבה של כלי פרמטרים, כמו גם על בסיס קבועות, אשר נוצר מקבצי הליבה של פרמטרים, אשר פותחות, אשר פותחות מחדש של כלי מרכזי, אשר פותחות, כמו

בנוסף, כוללים קריטריונים של קריטריונים של בדיקת עיצוב.לדוגמה, כל הליבה IP חדשה צריך להיות מוערכ על אם יש לו ממשק סטנדרטי, מבחן מקיף, ותיעוד ראוי.חשב לאמץ מודל בגרות עבור ליבות IP (למשל, רמה 1: ספציפי לפרויקט; רמה 2: רמה 2: ניתן להשיג בתוך צוות; רמה 3: ניתן לשנות את פני הארגון), ולהגדיר שערים ברורים לנוע בין רמות של 3.

מסקנה

יצירת ליבות IP FPGA FPGA היא תרגול הנדסי מכוון שמשנה התפתחות חומרה מסדרה של מאמצי עיצוב מבודדים לזרימת עבודה רציפה, מונחה פלטפורמה. על ידי הדגשת מודולריות, פרמטריזציה, RTL נייד, אימות ממצה, ואריזות מלוטשות, אתה מצייד את הצוות שלך כדי להרכיב מערכות מורכבות בקצב של ההשקעה הוא אמיתי, אבל היתרונות לטווח ארוך - כדי להפוך את התקני במהירות של יצירת מחדש, אבל להתחיל עם מהירות גבוהה יותר, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000 יעיל יותר, 000, 000, 000, 000 יעיל יותר, 000, 000, 000, 000 יעיל יותר, 000, 000, 000 יעיל על ידי להתחיל את זה יכול להיות מסוגל לעשות את זה יכול להיות מסוגל לעשות את זה יכול להיות מהפך את הצוות שלך כדי להתחיל מחדש של עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי יצירת מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי עיצוב מחדש על ידי כדי להתחיל מחדש על ידי אינטגרציה מחדש על ידי אינטגרציה מחדש על ידי אינטגרציה מחדש על ידי יצירת מחדש של יצירת