מערך השערים הניתנים לחיזוי שדה (FPGAs) עבר מעבר ל-Prototyping ו-Data Center כדי להפוך לפלטפורמות מחשוב חיוניות במכשירים ניידים מאומצים כוח, כולל טלפונים חכמים, טאבלטים, עונדים, ורחפנים.חומרה ה-Reconurable שלהם מספקת תאוצה יעילה עבור היתוך, רשת עצבית משולבת עיבוד תמונה בזמן אמת, לעתים קרובות יוצר מעבדים סטנדרטיים של כוח אקטיבי, אך ורק כדי לפתח את דרישות הפעלה גלקטית של כוח גלקטית של כוח FPVal-זמנית, היא גם כן, כמו גם תכונות יעילות.

נוף הכוח של Mobile FPGAs

(ה) הבנת מקורות הכוח (ה) ב-FPGA היא חיונית לפני אופטימיזציה של כוח מוחלט (FLT:0)PillosFLT:1totalFLT:2cioFLT 3:2, כולל שני מרכיבים עיקריים: FLT:4 αFLT: 5 ו-FLT:6 כוח ניטראלי הוא נצרך כאשר הוא משתנה, כלומר, על ידי החלפת חשמל ®i) ®i2, כלומר, כלומר, כלומר, כאשר הוא אורך של קיבולת גבוהה של קיבולת גבוהה של LT2.

תוצאות כוח סטטי מ זרמי הדלפה זורמים גם כאשר טרנזיסטורים אינם עוברים.כפי שטכנולוגיית ייצור מתקדמת ל-28 nm, 16 nm, ומתחת, דליפות תת-קרקעית, דליפות שער וצומת הופכת משמעותית.בניגוד לכוח דינמי, כוח סטטי מושפע מאוד מטמפרטורה ותהליך ותהליך שונות. במכשירים ניידים עם פיזור חום מוגבל, טמפרטורות גבוהות יכולות לשלוט כוח ללא הפחתה מוקדמת של 10 טכניקות דלקתיות מתקדמות, אבל בטווח של חום.

יישומים ניידים מוסיפים מגבלות נוספות: מתח אספקה הוא בדרך כלל קבוע על ידי מערכת PMIC, מרחב לרכיבי חשמל מוגבל, ואת FPGA לעתים קרובות חולק ממשק תרמי עם שבבים אחרים בעלות דיוק גבוה. אסטרטגיה אופטימיזציה יעילה חייב לטפל הן התנהגות סיליקון אינטרינזית והן הסביבה המערכת הסובבת.Newer התקנים כמו משפחת Efinix Trion להשתמש אדריכלות מבוססת קוונטית המבוססת כי להפחית את הקשר בין 40% לגורם דינמי ישירות להורדת כוח באופן ישיר ל- 40%.

טכניקות אופטימיזציה של כוח-זמן

חיסכון בכוח substantial ניתן להשיג לפני ה-FPGA מתוכנן על לוח.טכניקות אלה להתמקד ב- RTL, netlist, הטמעה ופריסה פיזית. החל עם חשיבה מודעת כוח במהלך הגדרות אדריכלות מניבה את ההשפעה הגדולה ביותר.

Power-Aware Synthesis and Implementation Tools

FPGA סביבת פיתוח תזמון מודרנית מציעה כוח רב עוצמה estimation ומנועי אופטימיזציה.כלי כגון Xilinx Vivado's FLT:0power opttureFLT:1 הנחיות, Intel Quartus Prime של PowerPlay Analyzer, ו-Lattice Radiant יכול לזהות כתמים חמים, באופן אוטומטי להוסיף שעון, וליישם את האופטימיזציה של כוח דינמית של ®Fer:

לוגיקה ואופטימיזציה של RTL

אפשרויות RTL קטנות ב-Seemingly קטנות יכולות להשפיע באופן דרסטי על כוח דינמי.FLT:0 (Clock gatingFLT:1 נשאר הטכניקה היעילה ביותר: אספקת השעון לא בשימוש פעיל עוצר את כל עץ השעון למטה מ toggling, חיסול כוח דינמי בשני צפיפות ורשת התפלגות שעון קיבולי גדול תמיכה באופן אוטומטי גליון, אבל לעתים קרובות מאפשר שמירה על תנאי אחסון ידני עבור מנועים גדולים יותר טוב יותר עבור מנועים ניידים.

מעבר לשעון, למשל, בלוק רב-ממדי בשימוש רק בשלבים מסוימים של עיבוד צריך להיות מוגבל יחידות ממחשב כאשר פלטות אינן הכרחיות. לדוגמה, בלוקים מורכבים בשימוש רק במהלך שלבים מסוימים של עיבוד צריך להיות הקלט שלה נאלץ אפס כאשר idle, לעצור את המשקפיים הפנימיים של כדור הארץ:2Resource SharingF3LTs להפחית את מספר יחידות מיידיות, הן יכולות להכפלת נתונים חד-פעמיים על-פעמיים על-פעמיים על-ידי שימוש ב-מדומים ב-ידי שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי מספר יחידות חד-פעמיים.

[ה] ב- FPGAs הוא תורם עיקרי לכוח דינמי, כי חוטים מחוברים בעלי יכולת גבוהה של תפוקה גבוהה. Dense routing דחיסות עלייה הן קיבולת והן צלב, גידול כוח דינמי ופילסיטי.

Multi-Threshold Voltage and Cell Selection

רוב משפחות ה-FPGA מספקות פרימיטיביות תאים עם מתחי סף שונים (Vt) תאים גבוהים-Vt דולפים פחות זרם סטטי אבל איטי; תאים נמוכים-Vt מהירים אך דולפים.כלי יישום ב Quartus Prime (Low-Power Optimization Flow) או Vivado (Snax ספציפית sto) יכולים באופן אוטומטי להחליף תאים קריטיים להורדת רמות נמוכות של טיפול תוך שמירה על מסלולים לא קריטיים בטווח הקצר, ללא צורך גבוה, כאשר הם מספקים רמות נמוכות של זמן פנויות (Vcreative) ללא שימוש ב-igite) ללא שימוש ב-igite נמוך יותר.

מידע-Path and Memory Power Reduction

בלוקים זיכרון (BRAMs) ו- DSP פרוסות הם לעתים קרובות התורמים הגדולים ביותר כוח יחיד ב מאיץ ניידים.כאשר גישה אלגוריתם חוסם RAM לעתים קרובות, bit-line pre-charge ו-per-amplifier מעגל יכול לשרוף כוח דינמי במהירות. Enabling:0low-Power ModeLT:1 על BRAM (שם) להפחית את הנוכחי על חשבון סטטי של מספר תזמון איטי יותר, בנוסף להפחתה של צריכת חשמל נמוכה יותר, כמו גם עם יעילות, שימוש ביישומים, כמו גם עם לחץ דם יעיל יותר, עם לחץ דם נמוך יותר, ומהירות, שימוש בתדירות נמוכה יותר, ומהירות נמוכה יותר, תוך שימוש ב-זמנית, כמו גם ב-ל-ל-ל-מחדש, שימוש ב-ל-ל-ל-ל-ל-pLT 1 על BRAM, לעומת זאת, שימוש ב-Power-Power-FLT 1 על BRAM.

בצד של הנתונים-פתים, FLT:0 [bnb inversionFLT:1] ו- (FLT:2 encoding ProgramsssveFLT 3) להפחית את המעברים באוטובוסים עמוסים בכבדות.

הנחיות הסינתזה ו- Constraints for Power

כלי סינתזה של Vendor מאפשרים למעצבים לשלוט בשינויים הקשורים לעוצמה באופן מפורש.ב- Xilinx Vivado, הגדרת האסטרטגיה של 0LT:0 ל-Explore יכול לגרום לשינוי לוגיקה המפחית את פעילות המעבר.Intel Quartus Prime מציע את ה-FLT:1 הצבת באופן אוטומטי גלי שעון ולהפחית את כוח ה-Lce FPGAs, ה-F2DLCD (החומרים לא יכולים להיות יעיל)

אסטרטגיות ניהול אנרגיה דינמי

אמצעים עיצוב-זמן לקבוע בסיס כוח נמוך, אבל מכשירים ניידים דורשים הסתגלות בזמן כדי להתאים עומס עבודה שונה ותקציב כוח.אסטרטגיות אלה ממינוף FPGA מחדש של FPGA ומערכות בקרת פלטפורמה ניידת.

כוח Gating and Partial Reconfiguration

כוח הניתוק פיזית חלק מהמרקם של FPGA ממסילות אספקה, ביטול הכוח סטטי ודינמי באזור זה.Hard-IP איים במשפחות כמו Xilinx Zynq UltraScale+ MPSoC או Intel Agilex מאפשר למעצבים לנתק את כל המחסומים הלוגיים ללא השפעה חיצונית של מאיץ חשמל PGV נמוך, ללא השפעה מוגבלת של כוח PGFcreic, אפילו ללא השפעה שלילית נמוכה.

דינמי וולט ותדירות גבוהה Scaling (DVFS)

DVFS הוא רכיב מרכזי של ניהול כוח מעבד נייד וזמין יותר ויותר עבור FPGAs. על ידי התאמת מתח ליבה ותדירות השעון בתגובה לדרישות לוח, DVFS מנצל את מערכת היחסים quadratic הקבועה:0P ⁇ V2FLT 1 (כולל הפחתה של 10 נקודות עבודה במתח, אם שולי התזמון, מניב בערך 19% חיסכון באנרגיה.

ניהול כוח פעיל באמצעות אופטימיזציה של עץ השעון

רשת חלוקת השעון ב-FPGA יכולה לצרוך 20–40% מכוח דינמי מוחלט גם כאשר אין לוגיקה של משקפי מגן.FLT:0Hz Clock domainFLT:1 מאפשר למתכננים לעצי שעון בלתי מנוצלים לחלוטין לאזורים שאינם בשימוש.coming a PLL כי מתגי דינמיקה מתאמת מתאמת את התפוקה משנית של כוח; 2, מאפשר אותות שעון ריצוף של שעון ריצוף גבוה (שעון) באמצעות שעון מצמצם קבוע (שעון) בשעון רגיל (שעון) מצמצם תמיד) מצמצם את מספר קיבולת של שעון ריצוף גבוה של שעון ריצוף).

שעון דומיינים ו-Geltch Reduction at Run Time

גליצי שנוצר במהלך מעברי שטח השעון הסינכרון יכול לגרום כוח דינמי יתר.כל עיצובים FPGA ניידים צריך להשתמש סינכרוני חזקים (שניים-flop או FIFO מבוסס) ולוגיקה שאינה קשורה לתחומים נפרדים שניתן לשער או בקנה מידה באופן עצמאי.זה מקטין glitches ו מקל על שעון מבוזר ו- per-do-VS עבור תמיד פונקציות כפול של חיישן פנימי.

מערכת ומערכת מערכת יחסים

אפילו סיליקון יעיל FPGA סיליקון פסולת כוח אם עיצוב ברמה של הלוח הוא עני. אסטרטגיות ברמת הארדware כוללים בחירת המכשיר, משלוח כוח ועיצוב תרמי, ויצרו את הבסיס לכל אופטימיזציה ברמת התוכנה.

בחירת משפחת FPGA בעלת הכוח הנמוך

(ב) לא כל מכשירי FPGAs שווים לשימוש נייד.(נמוכים) מכשירים מיוחדים של כוח אדם כגון: 0Lattice iCE40 UltraLiteFLT:1 סדרה של זרם סטטי נמוך כמו 75 תצורה סטטית (כולל מספיק LUTs עבור חיישן) מעבדים את כל ה- EfinixiFightix ומשפחות טיטניום ממינוף של קיבולת קוונטית (Fight) אשר כוללת את היכולת של CLCD2Fon-Fon-Fightine)

עיצוב אספקה ויעילות

רשת אספקת החשמל משפיעה ישירות הן על יעילות האנרגיה והן על שלמות האותות.Switching הרגולטורים מציעים קיבולת המרה מעל 90%, אבל ripple תפוקה יכול להיות יחד בלוקים אנלוגיים רגישים.טכניקה סלולרית נפוצה משתמשת ב-Abdert חסכוני עבור אספקת קיבולת רכבת מהירה יותר של מחסנים (LDO) כדי לספק מתח נמוך, נמוך עבור PLL ו-Fcupive כוח.

המונחים: PCBout and thermal Management

FPGA דליפות הנוכחית להכפיל בערך כל 10 מעלות צלזיוס בטמפרטורת הצומת, מה שהופך את ניהול תרמי למדד שמירת חשמל ישיר.במכשירים ניידים קומפקטיים, כיור חום ייעודי הם לעתים רחוקות סביר, ולכן FLT:0PCB מבוסס פיזור תרמי לא ייושם מהירויות נוספות על גבי משטח CGA CPT גבוה יותר, כאשר טמפרטורות תרמיות של FPGA יכול להגדיל את רמת לחץ הדם הגבוהה ביותר של CPU / טמפרטורות נמוכות יותר.

שיטות טובות לשילוב Mobile FPGA

אופטימיזציה יעילה של כוח אינה פעילות חד פעמית; יש לטבוע בכל זרימת הפיתוח מהאדריכלות לכוונון שלאחר המוות.הפרקטיקות הבאות עוזרות למסד יעילות כוח על פני מחזור החיים של הפרויקט.

Power Profiling and Estimation Flow

ניתוח כוח PCB לא יכול להסתמך על ניחושים.מהנדסים צריכים ליצור נתונים ריאליסטיים מסימולציה ברמת השער באמצעות עומסי עבודה ניידים נציג - לדוגמה, פרץ טיפוסי של עיבוד מסגרת מצלמה ואחריו idle.יצוא קובץ SAIF או VCD והזנת אותו ל-Invastation Power Analysis ללא שינוי מדויק של כוח vastation, לאחר ניתוח יעיל של ITLed, ו-R.

תוכנה-Hardware Co-Design for Power

במערכת ניידת, FPGA לעתים רחוקות פועל בידוד.מעבד יישומים או MCU יכול לזמר את מדינות הכוח באמצעות ממשק עבודה פשוט SPI / I2C. Developers צריך להגדיר מצבי חשמל - Active, Idle, Sleep, Hibernate - וחשיפתן לערימת ניהול תוכנה (מערכת נכנסת ל- I2C), המעבד שולח פקודה לעוצמתה של FPGA או לטעון סטירה של מערכת הפעלה חלקית של 1 של כוח אחד של מערכת הפעלה חלקית (R) של כוח בודדת זמן קצר יותר מ- 2.

מעקב מתמשך ואופטימיזציה הסתגלות

מכשירים ניידים מפורטים חווים מגוון רחב של תנאי סביבה ושימוש. רבים FPGAs כוללים מתח שבב, טמפרטורה, ו לפקחים נוכחיים נגישים באמצעות JTAG פנימי או ADCs ייעודי ADCs. תוכנה קלה על מעבד היישום יכול לקרוא מעת לעת חיישנים ולהפחית את רמות DVFS או גורם כוח בזמן אמת שימוש, עלייה סוללות ואספקה מותרת למנוע דחפים מיידיים של זמן קצר לאחר אימון יעיל.

מסקנה

אופטימיזציה של צריכת חשמל FPGA למכשירים ניידים היא אתגר רב-ממדי הדורש תשומת לב מהאדריכלות באמצעות שילוב מערכת ופעולה שדה.על ידי שילוב של טכניקות תכנון-זמן - סינתזה של כוח-מודע, אופטימיזציה של שעון, אופטימיזציה רב-אט, וקידוד נתונים-אופטימי - עם אסטרטגיות יעילות ניהול כוח-אוויר כגון DVFS, חיזוק כוח, ושיקום חלקי, מהנדסים יכולים לחסל את ה-Ricware-Reducation-retware-Reducation-Reducation-Reducation-Power-Reducation-Reducation-Reducation יעילה של כוח-Reducation-Reducation-Reducation-Reducation-Refect.