כיצד להשתמש Fpga עבור טכניקות מתקדמות של אותות

התפקיד האסטרטגי של FPGAs ב- Advanced Signal Modulation

מחסנית שער חסכונית הפכה אבן הפינה ליישום טכניקות מתקדמות של שינוי אותות במערכות תקשורת מודרניות.בניגוד מעבדים למטרות כלליות או מעבדי אותות דיגיטליים קבועים, FPGAs מציעים מקבילות ברמה חומרה לצד מעגליות שניתן להתאים על המטוס.שילוב זה הופך אותם מתאימים ייחודי ליישומים הדורשים שקיפות ⁇ יסטית, נתונים גבוהים באמצעות, אמיתי ומציאותי-אמת להתאמה של 5GPS.

FPGA מורכב בלוקים לוגיים ניתנים להגדרה, חיבורים מתוחכמים, ומשאבים קשים כמו DSP פרוסות, חסום RAM, ו transceivers במהירות גבוהה.לאחר ייצור, מהנדסים מתכננים את המכשיר באמצעות שפה תיאור קשיחה כדי לממש מעגלים דיגיטליים מותאם אישית.זה עמדות FPG כמו בין יעילות של ASIC לבין יעילות של מעבד מיקרו-מעבד, נותן פלטפורמה גמישה עבור פריסה ופריסה.

עבור אימות אותות, היתרונות הליבה כוללים:

• (FLT:0) מקבילות ממצה: 1 מאות של פעולות מכפילות יכולות לבצע בו זמנית, המאפשרות תוכניות מורכבות כמו פס רחב של DM עם אלפי תת-קרירים להיות מעובדים במחזור שעון אחד.טבע זה מקביל מאפשר עיבוד בזמן אמת של זרם MIMO ללא צורך בזמני של מספר פעמים.
• (FLT:0) תזמון זמני:FLT:1Harware צינורות להבטיח שקיפות קבועה, קריטי עבור מודולציה בשלב-קוהרנטי ופרוטוקולים רגישים לזמן כגון רשת זמן-רגישה ותקשורת נמוכה אולטרה-מאמין.
• (FLT:0) Reconfigurability:FLT:1 אותו FPGA יכול לתמוך QPSK, 16-QAM, 64-QAM, 256-QAM, ותכניות חדשות יותר פשוט על ידי טעינה של תצורה חדשה bitstream. תצורה ניתן לבצע שדרוגים שדה על פני האוויר, צמצום ⁇ חומרה ומאפשר התאמה אדפטיבית ברדיו קוגניטיבי.
• (FLT:0) שרשרת אות משולבת: ההרחבה של Digital Up-conversion, הפחתה של חומרים מורכבים, נטייה דיגיטלית, סינון ערוצים יכול כולם להתגורר שבב אחד.זה מצמצם את שטח הלוח, צריכת החשמל, ומורכבות ממשק תוך שיפור השלמות האות.
• (ב) כי כל המנטרול ייושם בחומרה, נתיב האות הדיגיטלי יכול להיות עיכוב של רק כמה מאות ננו-שניות, לעמוד בדרישות המחמירות של מזחלות סגורה ותדירות מהירה.

מאפיינים אלה להגדיר FPGAs מלבד DSPs קונבנציונליים, אשר מבצעים הוראות באופן משמעותי ולעתים קרובות נאבקים עם שיעור הדגימה הגבוה הנדרש על ידי מודולציה מתקדמת. בעוד רב-core DSPs ו- GPUs מודרני יכול להאיץ כמה אלגוריתמים, הם לא יכולים להתאים את המקבילה על ידי שקיפות נמוכה I / O כי FPGAs לספק עבור מערכות RF בזמן אמת.

שינוי מפתח שלשמס הטמיע ב-FPGAs

מודולציה אות מתקדמת כוללת מגוון רחב של טכניקות, כל אחד עם אתגרים ייחודיים ליישום על בד FPGA.התוכניות הבאות הן בדרך כלל פרוסות במערכות מסחריות ומחקריות, עם שיטות הטובות ביותר עבור מימוש יעיל.

Quadrature Amplitude Modulation (QAM)

QAM מקודמת נתונים על ידי שינוי הן בשלב ה- A-16-QAM Modulator מפות 4bit לאחת מ- 16 נקודות סטיישן.ב-256GA, המנטר בדרך כלל משתמש בשני שולחנות מבט או CORDICator חיוני כדי ליצור עיוותים של ניהול מוקדם ורכיבי תאורה גבוהים יותר.

שלב-שיפט קילינג ו- Differential PSK

תוכניות M-PSK ממפה סמלים כדי למחוק שינויים שלב. FPGA יישום ליהנות מן השפע של חסם RAM לאחסון ערכי שלב שנקבע מראש ומאלגוריתמים CORDIC אשר לסובב וקטורים ללא מכפילים. PSK שונה נמנעים מהצורך בהחלמה בשלב זה של נתונים ניקודים בשינויים שלב, אשר ניתן לממש עם לולאה פשוטה בחומרה.

Orthogonal Frequency-Division Multiplexing (OFDM)

יחס ה-Wi-Fi, LTE ו- 5G NR.יצירת מדפי DM כולל שינוי מהיר של ארבעה הרץ מורכב של סמלים מורכבים של נתונים, הוספת תיקון מחזורי, ולעתים קרובות ריצוף עבור עיצוב ספקטרום (IFFT) מתאים גם ל- CLC-FFT, אשר FPG המודרנית מספקת כחוסם IP קשיח או ניתן לבנות באמצעות darx2Dx עבור מערכת ההפעלה הרגילה של 10D10D10.

בנק Multi-Carrier (FBMC) ו- UFMC

חידושים של Modulation עבור 5G ומעבר לשימוש בבנקים מסנן במקום לחלון מלבני כדי להפחית את פליטות ה-FB-of-band. FPGA מבוססי פוליphase סינון בנקים ועיבוד אותות רב-rate מאפשר למודולטורים יעילים FBMC. עיצובים אלה לנצל את המבנים המקבילים הזמינים ב- DSP48 בלוקים כדי לעבד מספר רב של חומרים במקביל.

שלב קבוע (CPM)

CPM מייצרת אותות חד-פעמיים, בעלי ערך לתקשורת לווינית וצבאית שבו יעילות מגבר כוח היא רב-חשיבות.אינדקס המודולציה וצורת הדופק בתדר קובעים את תכונות האותות. FPGA לעתים קרובות להשתמש במאגר שלב ואת שלב מסנתזיט דיגיטלי ישיר, עם מעקב בזמן אמת באמצעות מכונות ממשלתיות סופיות.

עיצוב זרימת אותות עבור FPGAs

מודולטור מבוסס FPGA מוצלח עוקב אחר זרימת עיצוב ממושמעת שמתחילה עם חקר אלגוריתם ומסתיים עם אימות חומרה.אימוץ גישה מובנת מפחיתה את הסיכון ומזרזת את זמן אל השוק.זרימת העבודה כוללת בדרך כלל שבעה שלבים:

1. (ב) [ה][דרוש מקור]]: [ה] [ה]] [ה]] [ה]][דרוש מקור]]] [ה]]] [ה]]]] [ה'[דרוש מקור]]]] [ב[[המאה ה-20], ו[[המאה ה-20]], ו[[המאה ה[[המאה ה-20]], ו[[המאה ה-20]],]], ו[[המאה ה[[המאה ה-20]],]], [[המאה ה[[המאה ה-20]].
2. (FLT:0)Fixed-point ההמרה: FLT:1 ; Determine את ה bit-width האופטימלי עבור אותות ו coefficients כדי לאזן טווח דינמי ניצול משאבים.מודל אפקטים קוונטיים בסימולציה כדי להבטיח EVM ו יחסי דליפת ערוצים סמוכים (ACLR) עדיין נפגשו. כלים כמו MATLAB קבוע מעצב אוטומטי שלב זה וליצור מעט וקט וקטקטקטקטקט.
3. (FLT:0) ,L אדריכלות הגדרה: 1.FLT [העיצוב] חלוקת העיצוב לבלוקים פונקציונליים (Ssymbol Mapper, הדופק-עיצוב מסנן, אינטרפולטור, ערבוב) ולהחליט על שלבים צינור, גורמי מקבילה ותחומי שעונים. A Dataflow ותקציב ליציבות יש ליצור בשלב זה.
4. (ב) ⁇ (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
5. (FLT:0Functionalסימולציה: FLT:1 Run RTL סימולציות עם Testbenches כי להאכיל תבניות נתונים ידועות ולהשוות גלפורים פלט נגד מודל ההתייחסות של MATLAB.עבור QAM, לאשר כי דגימות I / Q תואם את נקודות הקונסטלציה הצפויות וכי EVM נשאר מתחת לסף הספציפי.
6. (FLT:0Synthesis ו- Place-and- Path:cioFLT) 1 Map the Design to the Purpose FPGA, החל מגבלות תזמון המגדירות תדרי שעון, I/O עיכובים, ודרכים כוזבות. Analyze משאבים ודיווחי תזמון סטטיים כדי להבטיח את ביצוע העיצוב עומד במטרות.
7. (FLT:0) בדיקות מערכתיות: FLT:1 תכנית FPGA וזריקת אותות בפועל או נתפסים. השתמש מנתח אותות וקטורת אות או אוקטילוסקופ עם I / Q להרוס את ההדגמה כדי להעריך קבוצת זמן אמת, ספקטרום ו- EVM.Iterate על מסנן coefficients וטבלאות למניעת הריון דיגיטליות בהתבסס על תוצאות נמדדות.

בחירת פלטפורמת ה-FPGA הנכונה

בחירת המכשיר המתאים FPGA תלויה המורכבות של Modulation, קצב הדגימה, דרישות ממשק.

• (FLT:0)DSP פרוסות: 1FLT 1 כל בלוק DSP קשיח מכיל בדרך כלל יחידת רבודה רבודה רבת היקף המסוגלת 18×25 או 27×27 multiplication. A רחב 256-QAM מודולטור עם דופק מסדר גבוה עיצוב עשוי לדרוש עשרות פרוסות DSP עבור בנקים מקבילים.
• (FLT:0)Block RAM ו- UltraRAM:FLT:1 טבלאות חיפוש עבור מיפוי כוכבים, FIR מסנן קופות, ו- ccrefix buffers כל צור זיכרון. מודרני FPGAs מ AMD ו- Intel מספקים שפע מבוזר וחסום RAM; משפחות גבוהות יותר להוסיף UltraRAM לאחסון עמוק (למשל, 270 Mbit ב- AMD Xilinx KU1 דורשות נפח גדול של 360.
• (FLT:0) , תחזיות מהירות גבוהה: FPGAs חייב להתחבר לנספח חזיתי, ממשקי JESD204B / C לרוץ במהירויות Gbps הם נפוצים. FPGAs חייב לכלול transceivers התומכים את שערי הנתונים הנדרשים וקידוד (8b/10b או 64b / 66b). G Transceivers ב Ultrascale + טווח להגיע 58bps, בעוד IO-Gbps עד 58bsp.
• (FLT:0Clock Management:FLT:1 Complex Modulation משתמשת לעתים קרובות מספר דומיינים של שעונים (שעון קצה, שעון מעבד, שעון ממשק סידורי) FPGA חייב להיות מספיק PLLs ו MMs כדי לייצר שעונים נמוכים ג'י יותר עבור DAC /ADC סינכרונומוניזציה.
• (FLT:0) צפיפות לוגיסטית: FLT:1 וודא מספיק טבלאות מבט וטבלאות קצה עבור שליטה לוגיקה, מכונות ממשלתיות, ואלמנטים לא-DSP נתוניםפת.עבור ריבוי של מנטרול, 50k-100k LUTs הם אופייני בעיצוב לטווח בינוני; מ"מ מסיבי beamformers" יכול לעלות על 500k 100k 100k 100k LUTs.

עבור יישומים רבים תשתית אלחוטית, מכשירים לטווח בינוני כמו AMD Zynq UltraScale + MPSoCs או Intel Agilex 7 FPGAs לספק איזון אטרקטיבי של משאבי DSP, מרכזי מעבד ARM לשליטה, ו transceivers משולבים, המאפשר פתרון חד שבב יחיד שבב כולל C5L, עבור שיעורי נתונים הגבוהים ביותר, לשקול עם שבב-to-chips כמו AMD Xilinx משולב, כולל C5LX.

עיבוד מהיר ו-Time-Time

אחת התכונות המבחנות של FPGAs היא היכולת שלהם להאיץ את החלקים המתקדמים ביותר של שרשרת המודולציה.לדוגמה, מסנן פוליפאזה FIR עבור עיצוב הדופק יכול לעבד 16 דגימות למחזור השעון באמצעות מערך סינתי של פרוסות DSP, השגת האצה יעילה באמצעות אלגוריתמים של 3.2 GSPS ב 200 MHz. רמת ביצועים זו אינה ניתנת להשגה עם מעבד ארכיטקטוני שווה עם מעבד אחד של שבבים עם CRMIB2 יכול גם עם מעבדים עם מעבדים עם מעבדים חד-מטר אחד עם אלגוריתמים אחד עם CRMIBOSTERCERCERCERCERCERCERCERCERCERIBOSTERSTERSTERSTERSTERSTERSTERCERI גם עם אלגוריתמים עם אלגוריתמים עם אלגוריתמים עם אלגוריתמים עם אלגוריתמים עם אלגוריתמים עם אלגוריתמים עם שבבים עם אלגוריתמים עם אלגוריתמים עם אלגוריתמים עם שבבים עם מעבדים חד-מטורנטים תחת שבבים עם מעבדים חד-תועלתם עם שבבים עם שבב אחד עם אלגוריתמים עם CMIUM CFPT יעיל עם אלגוריתמים של 2 אלגוריתמים עם שבב אחד

• (FLT:0) ⁇ סטוריות:FLT:1 ,Pipe את הנתונים באמצעות שרשרת של אלמנטים עיבוד, כל אחד מהם מבצע תוצאות מעודפות ומעביר למטה הזרם.זה אידיאלי עבור מסננים FIR ו- FFT פרפרים.
• (FLT:0) עיבוד של סטרים: 1FLT נתונים דרך בלוקים פונקציונליים צינורות ללא לולאות משוב, צמצום שליטה על ראש.זה מתאים היטב את רוב שרשראות המודולציה.
• (FLT:0) Dataflow תכנות:FLT:1 שימוש בכלים כמו Simulink HDL Coder או Xilinx Model Composer, מעצבים יכולים לתאר את האלגוריתם כגרף זרימת נתונים וליצור באופן אוטומטי HDL. גישה זו משמרת את המקבילות הטבעית של אלגוריתם המודולציה.

במערכות בזמן אמת, היכולת של FPGA לעבד דגימות כפי שהם מגיעים ללא כל מבולגן מסגרות שלמות היא בלתי נסבלת. עבור יישומים כמו מכ"ם ולוחמה אלקטרונית, שבו הגלום חייב להשתנות על בסיס הדופק-על-ידי-פולס, FPGAs reconstructing פרמטרים מסוימים (למשל, הדופק, סוג של מודולציה) בתוך שניות על ידי טעינה של סט חדש של קורטים מחסומי RAM.

כלי פיתוח IP Cores and Development Tools

כדי להאיץ את הפיתוח, להימנע מהמצאת הגלגל. FPGA ספקים וצדדים שלישיים מציעים ספרייה עשירה של ליבות קניין רוחני כי הם pre-verified ו מותאם לסיליקון היעד. חלק מה- IP היעיל ביותר עבור מערכות מודולציה כוללים:

• (FLT:0 FFT / IFFT ליבות: ההרחבה 1) ניתן לטפל בגודל נקודה, דרך חישוב, והנתונים סדר. Vital for ofDM Systems. The Xilinx LogiCORE FFT יכול להתמודד עם 1024 נקודות שינוי ביותר 1 GSPS באמצעות אדריכלות סטרימינג רדקס-2.
• (FLT:0) ליבת הסינתזסטר הדיגיטליים: FLT:1 ליצור חטא מדויק / ספקים עם רזת רזת רז, המשמש עבור מעבדי IQ ולמעלה-conversion רעש שלב הוא בדרך כלל מתחת -140 dBc / הרץ ב 100 k offset. חלק DDS הליבה תמיכה צ'יפולים ותדירות גבוהה להשחית ללא glitches.
• (FLT:0)FIR הפקה: 1FLT בונה באופן אוטומטי פוליפאוזה או בין מסנני FIR מ MATLAB coefficients, ניצול פיסות DSP פרוסה כדי להשיג שיעורי דגימה גבוהים.
• (FLT:0CORDIC ליבות: FLT:1rea מספקת סיבוב וגודל וקטור ללא מכפילים, שימושי למעקב אחר שלב והמרות הקוטבית-לפרקנגולרית.המרכז שילינקס CORDIC יכול ליישר את הטט2 עם עצלות של 20 מחזורי שעון.
• (FLT:0)JESD204B/C IP:03F:031) מאמת את הקשר בין FPGA לבין ממירי נתונים מהירים, טיפול בפרוטוקולים מכווצים, מתפתלים ונתיבים. הן AMD והן אינטל מציעים ליבות IP JESD204 בהתאם לסטנדרט JEDEC האחרון.
• (FLT:0)Dual-port synchronous RAM:cioFLT:1 חיוני עבור טבלאות תצוגה טרום-ההתאמה דיגיטלית אחסון buffer prefixic. רוב הספקים מספקים זיכרון RAM פרמטרים שניתן לחסום.

סוויטות כלי פיתוח כמו FLT:0 ,Vivado ML EditionsFLT 1 ו- (FLT:2Quartus Prime ProveFLT 3) משלבות קטלוגים אלה עם סינתזזה מתקדמת וניתוח תזמון.קבוצות רבות משלבות אותם עם זרימת עבודה משותפת, באמצעות אופטימיזציה של FLT:4GNU רדיו FPGALTF:5 עבור אימות אוטומטי של אלגוריתם של אלגוריתם של אלגוריתם ההפעלה של לינוקס יכול לכלול באופן אוטומטי.

אסטרטגיות סימבול ואימות

ואימות צורכת חלק משמעותי של מחזור העיצוב של FPGA. גישה שכבתית תופסת שגיאות מוקדם ומפחיתה את הסיכון של עבודת חומרה.הפרקטיקות הבאות מומלץ:

• (FLT:0) סימולציה HDL ברמת דיוק: FIRLT:1 מבחנים כל מודול (Ssymbol Mapper, Interpolator, NCO) באופן עצמאי עם וקטורים ניסיוניים מכוונים ומפוזרים.
• <חזק> בדיקת אינטגרציה: לחבר את כל אבני המנטרול ולהמריץ עם bitstream ידוע. להקליט את הפלט I / Q דגימות לייבא אותם לתוך MATLAB או Python כדי להקים קבוצת כוכבים ו compute EVM. להשוות באופן אוטומטי נגד מודל הפניה מוזהב באמצעות מודל מעבר / תיקון עובר / פ"ל (למשל, EVM <2%).
• (FLT:0) אסרנס ואימות רשמי: FIRLT:1 השתמש בתביעות מערכת וטריולוג כדי לבדוק את לחיצות יד נתונים תקפים, זרימה מוגברת ב accumulators, ואת רמות FFO המתאימות.
• Hardware-in-the-loop (HILIR:FLT:1 Connect the Programd FPGA ל-oscilloscope דיגיטלי או ל-Virceive אות וקטורת אותות, שלח תבניות בדיקה של גנרטור גלפור שרירותי ולכידת הפלט FPGA.שלב זה מאמת את שלמות ממשק ואת התנהגות השעון בעולם האמיתי.

בעיצובים של DM, חיוני לדמות את ההשפעה של ליקויי ערוצים ( ⁇ offset, multipath) כדי להבטיח את תיקון מחזורי ותפקוד לוגיקה סינכרון נכון.קבוצות רבות משתמשות במודלים של חיקוי ערוצים בתוך HDL או FPGA מבוסס ערוץ כי יכול להציג את משמרות Doppler ועיכובים בזמן אמת.

תזמון קלודות ושיקולים מהירים

סגירת תזמון על מודולטור מורכב לעתים קרובות הופך צוואר הבקבוק.הפרקים הבאים להקל על בעיות התזמון ולהבטיח הפעלה אמינה בתדרי שעון היעד:

• (FLT:0) רישום וצנרת: ההרחבה של ההרחבה של ההרחבה רשומה לאחר כל פעולה קידודית.כלי סינתזה מודרניים יכולים לבצע תגמול אוטומטי, אבל מיקום ידני של רישומים מבטיח תוצאות צפויות ומפחית את שביעות הרצון ברשתות קריטיות.ל מכפילים, לשקול שימוש במבנים ייעודיים של DSP (למשל, שני שלבים עבור 27×27).
• (FLT:0Clock Domain Crossing (CDC) עיצוב:BuildFLT:1) השתמש ב-FIFOs סינכרוניים או סנכרון ידיה בעת העברת נתונים בין תחומי השעון (למשל, משעון הדור הסמל ועד שעון DAC). טיפול נכון CDC מונע יכולת עמידה ושחיתות נתונים.
• (FLT:0) Floorplanning: 1FLT 1 עבור עיצובים מהירים המתקרבים לתדירות המקסימלית של FPGA, באופן ידני מגביל את המיקום של בלוקים קריטיים כדי למזער עיכובים. שמור על פרוסות DSP לחסום RAM קרוב פיזית לערוצים transceive שהם משרתים. השתמש ב- Pblocks או אזורי מנעול לוגיקה בכלים של הספק.
• (FLT:0) מגבלות: FLT:1 ציין את כל תדרי השעון, מערכות יחסים שלב, ויוצאי דופן בקבצי SDC. השתמש בהגדרות PLL המספקים את השעון הנקי ביותר עבור דגימת DAC, כמו Jitters ישירות מדרגות EVM. עבור מערכות הדורשות שעונים מרובים עם היערכות מדויקת, לשקול שימוש ברשתות ה-FFPGA ייעודיות (למשל, שעונים אזוריים).

לעתים קרובות, הנתיב הקריטי ביותר הוא מסנן פוליפאזה FIR פועל בדגימות מרובות מחזור השעון.שימוש בארכיטקטורה סייסטולית ומינוף נתיבי ה- CScade שנבנו בין פרוסות DSP יכול להשיג 450 MHz פעולה על AMD Xilinx Kintex 7 התקנים.עבור עיצובים מעל 600 מהרץ, לשקול שימוש במשאבים מורכבים של שעון FPGA והגבלת לוגיקה לעומק ל- 4 סכיחות רוחב של השעון הקשה.

בדיקות עם Hardware ו- Iterative Optimization

לאחר תכנות FPGA, בדיקות חומרה קפדניות מבטיח את המנטרול לבצע מפרט.המדדים הבאים מוערכים בדרך כלל:

• ניתוח:0 (FLT:0)Spectrum analysis: 1.FLT 1 Measure משדר ACLR ו-spectral Mask תאימות. Adjust Filter coefficients or pre-distortion LUTs כדי לעמוד בדרישות רגולטוריות כגון 3GPP TS 38.104 עבור 5G NR. מטרות ACLR טיפוסיות הן מתחת -45 dBc.
• (FLT:0)Constellation and EVM: FIRLT:1) השתמש מנתח אותות וקטור כדי ללכוד את קבוצת הכוכבים הדמודרגת. EVM קורא מתחת ל-2% עבור 64-QAM מציין שרשרת אות נקייה; מתחת ל- 256 עבור 256-256-256-QAM הוא בלתי צפוי עם predistortion זה ושעון מעודן נמוך.
• (FLT:0) עצלות ופקיעה: FLT:1 מודד את העיכוב מהקלט הדיגיטלי לפלט האנלוגי, הבטחתו ליפול בתוך תקציב המערכת.עבור לולאות בקרה בזמן אמת כמו beamforming מבוסס עיכוב, הכדאיות חייבת להיות מתחת למיקרו-שניות בודדות. השתמש בניתוח הלוגיקה המובנה של FPGA (למשל, XilinxILA) כדי למדוד את העיכובים הפנימיים.
• (FLT:0) צריכת חשמל: אנדרט 1 (ראה: ⁇ ) השתמש במוניטורים ובדמיה תרמית כדי לזהות נקודות חמות.אם כוח עולה על גבולות, ליישם שעון מגולמת, להפחית את גורם הפעילות בלוגיקה לא מנוצלת, או להוריד את המתח התפעולי אם קצב המהירות מאפשר.

אופטימיזציה היא תהליך של הנפקת .קבוצות רבות מתחילות עם עיצוב פונקציונלי לחלוטין אך משאב-hungry ולאחר מכן ליישם טכניקות מצטברות: צמצום ספירת DSP על ידי שיתוף מכפילים בסגנון זמן, החלפת זיכרון RAM מבוסס LUT עבור חסימת RAM, או לפשט קבוצות מסנן coefficient באמצעות ייצוג חתימה קנטון כדי לכווץ עצים.

מקרה מחקר: בניית מודולטור 64-QAM על Intel Agilex 7 FPGA

כדי להמחיש את היישום המעשי, לשקול מודולטור 64-QAM מיקוד רוחב פס 100 MHz עם שיעור מדגם של 245.76 MSPS.העיצוב משתמש ב- Intel Agilex 7FPGA (A7F-S) עם 1,200 פרוסות DSP ו-20 Mbit של M20K בלוק RAM בלוק.

• ממפה סמל שקוראת 6 סיביות מילות קלט ומוצרים I / Q ערכים מ- RAM בלוק LUT.
• מסנן בצורת שורש עם גורם רול-off 0.25, המיושם כפוליפאפז 48-טאפ עם 4x interpolation.הפילטר משתמש 48 פרוסות DSP במערך סינתי, תוך השגת ערכת דרך של 8 דגימות לשעון ב 245.76 M.
• מהפך דיגיטלי במעלה-converter באמצעות ליבה של DDS (32 סיביות של אבמולטור, 16 סיביות חטא / cosine LUT) ושני 18×25 מכפילים עבור ממיקס IQ.
• ממשק JESD204B ל- AD9164 12 סיביות DAC פועל ב-12 GSPS. The Agilex 7's Transceivers להתמודד עם 12.288 Gbps קו עם 64b/66b ⁇ .

העיצוב כולו תופס 62,000 ALMs, 96 M20K בלוקים, ו -10% של משאבי DSP. EV נמדד ב 64-QAM הוא 0.9%, AC הוא -52 dBc, וכבדות מהזנת סמל לתפוקה אנלוגית היא 2.3 μs.העיצוב הושלם ב 12 שבועות באמצעות Quartus פריצה ו- DSP עבור MAABTL.

יישומים אמיתיים ושימוש במקרים

מודולים מתקדמים המבוססים על FPGA מופיעים במגוון תעשיות שבהן הביצועים והגמישות הם דבר חשוב.

• תחנות בסיס:05G: 1.10 אנטנות MIMO מסיבית מסתמכות על FPGAs כדי לבצע את הדבורה הדיגיטלית ו-DM Modulation על מאות נתיבי אנטנה עם שלב בזמן אמת ומשקלים אמפולים.הההההה הנמוכה של FPGAs חיונית לשכפול מחדש של עתירות וחיזוק ערוצים במערכות TDD.
• (FLT:0) Software-רדיו מוגדר (SDR): סוללת SDR:1 כמו USRP X410 להשתמש FPGAs כדי לטפל סינון מהיר, ניכוי, ומודולציה, המאפשר המארח לשנות את הגלפורים על הטיסה.
• (FLT:0Satellite Communications:FLT:1 DVB-S2 / S2X מודולטורים בתחנות שער כדור הארץ להשתמש FPGAs כדי ליישם קידוד הסתגלות ומודולציה עם VCM (Variable Coding ו Modulation) תמיכה, עיבוד באמצעות חישובים מעל 10 Gbps. FPGAs גם מטפל LDPC ⁇ .
• (FLT:0) לוחמה אלקטרונית: FLT:1 תדר מהיר התפתל, הדור גלפור שרירותי, וזיכרון תדר רדיו דיגיטלי (DRFM) למערכות ייבוש לנצל FPGAs עבור רוחב הפס המיידי שלהם ותגובה נמוכה של DRFM עיצובים דורשים לכידת ושיקום אותות עם קוהרנטיות, שרק FPGAs יכול להשיג רוחב פס רחב.
• (FLT:0) מנוע מכ"ם:FLT:1 FMCW גלפורטורים על FPGAs לנהוג חיישנים מכ"ם ברזולוציה גבוהה, עם לולאות משולבות של שלב שלם המבטיחות לינאריות צ'יפאלית על פני 77 GHz.

ההליכים הטובים ביותר והפיטפלות להימנע

ציור מניסיון, מהנדסים צריכים לדבוק במספר שיטות הטובות ביותר כדי להבטיח פריסות מודולטור מבוססות FPGA מוצלח.

• (FLT:0)Start עם מודל מוגדר מראש: ההרחבה:ראה FLT 1 לעולם אל תניח כי אלגוריתם נקודת צף יעבוד באופן אוטומטי בחומרה.רעש קוונטיזציה בצטברות בשלב יכול לשבור ממורל; להשתמש ב- MATLAB קבוע-Point Designer או בלוקים קבועים של סימנולינק כדי לדמות bitexact ⁇ לפני כל HDL כתוב.
• (FLT:0)Use מוכר IP שבו ניתן:FLT:1 Vendor-Provided DDS ו- FFT ליבות הם אופטימיזציה מאוד עבור סיליקון ספציפי.com re-lementations לעתים קרובות underperform או לוגיקה פסולת מבלי לספק ערך.
• (FLT:0)Plan for synchronization:FearLT:1 היערכות ושיקום תזמון סמל דורשים סימון זהיר של זרמי נתונים. הכנס רצפים ידועים או טונים מוקדם בשלב העיצוב כדי למנוע כאבי ראש של הרגע האחרון. השתמש בפרוטוקול מכומר משותף כמו אלה המוגדרים ב 3GPP או תקני Wi-Fi.
• (FLT:0)Afree over-constraining: ההרחבה 1 (קביעת מגבלות שעון לא מציאותיות (למשל, 500 MHz על מכשיר לא מדורג עבור מהירות זו) מוביל לכישלונות אינסופיים של מקום והמסלול. להבין את הציון המהיר ואת derate המתאים לטמפרטורה ומתח.
• (FLT:0) השימוש במשאבי משאבים לאורך:FLT:1 לשמור על שולי של 20-30% עבור ההיגיון, DSP ו- RAM לספוג שינויים מאוחרים יותר. הפעלת משאבים מאוחר יותר בפרויקט כוחות רזפן יקר או שדרוג המכשיר.

עתיד ה-FPGA בתקשורת

כמו תקני Modulation להיות דינמי יותר - עם רדיו קוגניטיבי מונע AI וצורות גל חדשות תחת 3GPP לשחרר 18 ומעבר -FPGAs ימשיכו לגשר על הפער בין סיליקון קבוע גמישות תוכנה.שילוב של מנועי AI, כגון AMD Versal AI Engines, לתוך ארכיטקטורות מודרנית FPGA פותח את הדלת ליישום של חומרים דיגיטליים מבוססי רשת עצבית והתאמה ישירה לצד המעבדים מתקדמים (מסלולאריים מתקדמים) של מכונות למידה מטריקס (מחדש) שפותחו את המילה בפועל) ומעבדים מתקדמים מאוד.

יתר על כן, אדריכלות פתוחה המתפתחת תלויה במידה רבה בלוגיקה שניתן לתכנת עבור שכבת ה- pH הנמוכה, שבה מנטרולטורים מבוססי FPGA ו- beamformers לספק את הביצועים הדרושים בזמן אמת.עם מערכות אקולוגיות פיתוח מתפתחות לכלול שפות ברמה גבוהה יותר (למשל, OpenCL, SystemC) ושילוב אוטומטי IP באמצעות פלטפורמות כגון Xilinx Vitis ו- OneAPI, מחסום כדי להפיץ טכניקות מתקדמות ל-Fulation, ממשיך להיות זמין למהנדסים.

FPGAs נשאר אבן הפינה של מודולציה אות מתקדמת, המאפשר מערכות להסתגל, בקנה מידה, ולבצע עם רמה של יעילות כי גישות מבוססות תוכנה בלבד לא יכול להשיג. על ידי ביצוע מתודולוגיה עיצוב מובנה, מינוף של ליבות IP מוכחות, ובדיקה קפדנית הן בסימולציה והן בחומרה, צוותים יכולים לספק מוצרי תקשורת חזקים, ביצועים גבוהים כי לענות על הדרישות של הנוף האלחוטי של היום.