Table of Contents

קריטריונים לרכיבה דיגיטלית מהירה (DSP) מציעים חומרה ניתנת להגדרה מחדש שניתן להתאים לעמוד בדרישות ביצועים בזמן אמת.בניגוד למעבדים למטרות כלליות או מעבדי אותות דיגיטליים מהירים (DSP), FPGAs מספקים חומרה רבת ערך, חישובית של עיבוד שקיפות נמוכה, ואת הגמישות להתפתח כסטנדרטים ושינוי כללי, כגון שיטות הפעלה יעילות, כדי להפעיל את שיטות ייצור יעילות גבוהה יותר, כמו גם עבור שיטות הפעלה יעילות גבוהה, כמו גם עבור שיטות פעולה יעילה, אלגוריתמיות, מתודולוגיות יעילות, כמו גם עבור שיטות פעולה יעילות, מתודולוגיות יעילות גבוהה, מתודולוגיות, מתודולוגיות יעילות גבוהה, מתודולוגיות יעילה יותר, מתודולוגיות ניהול ביצועים, מתודולוגיות עיצוב, מתודולוגיות יעילות גבוהה, מתודולוגיות יעילות, מתודולוגיות ניהולית יעילה יותר, מתודולוגיות עיצוב, מתודולוגיות יעילה יותר, מתודולוגיות עיצוב, מתודולוגיות יעילה יותר, כמו גם עבור שיטות פעולה יעילה ביותר, מתודולוגיות יעילה יותר, מתודולוגיות עיצוב יעיל יותר, כמו גם עבור שיטות פעולה יעילה יותר, מתודולוגיות עיצוב יעיל יותר, מתודולוגיות עיצוב יעיל יותר, מתודולוגיות יעילה יותר, מתודולוגיות יעילות גבוהה, כמו גם עבור שיטות פעולה יעילה יותר, מתודולוגיות יעילות גבוהה

הבנה של אדריכלות FPGA עבור DSP

תגית: logic fabric

הלב של כל FPGA הוא הבד הלוגי הניתן להגדרה שלו, המורכב תאים לוגיים שכל אחד מכיל שולחן מבט (LUT) ו-plop. LUTs ליישם פונקציות לוגיקה משולבת שרירותיות, בעוד שפל-flops לספק אחסון זרע ורמות צינוריות.מודרניות FPGAs משלבות אלפי תאים אלה, המחוברות באמצעות ממטרה סטנדרטית עבור מטריקס, שימוש ב-Fential זה מאפשר ל-Facterative (Facterative) להפוך את היכולת התקני מקבילה של תאים אופציונליים (Facterative) ל-Facterative DSPeratives (Facterative) ל-FPGAs.com) ל-FPGAs משלבת ל-FPGAs משלבת ל-FPGAs משלבת ל-Facteratives (FPGAs משלבת ל-FPGAs משלבת ל-Fenserense) ל-FPGAs משלבת ל-FPGAs משלבת ל-FPGAs משלבת בין אלפי תאים אופציונליים ל-FLCA משלבת למליוני תאים אופציונליים ל-Fential אופציונליים ל-Fential ® ®Rential ®

DSP Slices - Multiply-Accumulate Hardware

כמעט כל FPGA מודרני כולל פרוסות DSP ייעודיות - מוטציות לוגיות קשיחות אופטימיזציה עבור שלבים מרובים (MAC) פעולות הרץ.לדוגמה, מכשירי Xilinx תכונה DSP48E2 פרוסות (ב 7-סדרה ומעבר) אשר יכול לבצע כפול 27×18-bit חתם על multiplications ואחריו 48 סיביות במחזור שעון יחיד.

חסימת RAM וזיכרון הירארכיה

יישומי DSP דורשים לעתים קרובות מזרקי נתונים גדולים או אחסון טבלאות אפקטיביות.FPGAs לספק זיכרון חסם קשיח (BRAM) מאורגן בעמודות, בדרך כלל 18 או 36 Kbits לבלוק, עם גישה דו-פורטית ורוחב קיבולת / עומק. עבור בלוקים ניהול מהיר DSP, BRAM יכול לשמש כ-FIFOs, תצוגות, עיכובים, או טבלאות מפוצלות, בנוסף ל- CX-Fbit (כמו כן) מחוספסיביבות מהירות גבוהה יותר (מסלולאריכות) או מהירות גבוהה יותר) או CXKXKXKXKKKKXK) ללא PTKKKKKKKKKKFIN) או מהירות גבוהה יותר (מסלולאריכות) או מהירות גבוהה יותר (מסלולאריכים) או מהירות גבוהה יותר) ללא , 000) באופן קבוע (מסלולאריכים) באופן קבוע (מסלולאריכים) ניתן להשתמש ב-FKFKFKFKFKFKFKFKFKFKFKFKFKFKKFKFKFbit) באופן קבוע) באופן קבוע (מסלולאריכים) באופן קבוע (מטווח מהיר יותר (

ניהול השעון ו-PLLs

DSP מהיר דורש דיזזה שעון מדויק וחלוקת. FPGAs משלב לולאות שלב נעול (PLLs) ומנהלי שעון מעורב-מ"מ) שיכולים לייצר שעונים מסונכרנים מרובים מן הפניה אחת, עם יכולות לתדירות, חלוקה, ושינויים. בלוקים אלה מבצעים גם שולחן שעון, להפחית את Jitter, תמיכה ודינמית reuration מחדש עבור פורמטים נמוכים (Ricial) של , , 000 Cvgse) על פני ממשקי שעון גבוה.

I/O

מערכות DSP בעולם האמיתי חייבות ממשק עם ממירי נתונים מהירים, זיכרון או אוטובוסים אחוריים.FPGAs כוללים רב-gigabit Transceivers (למשל, GTH, GTY ב Xilinx; GX Transceivers ב- Intel) המסוגלים להתאים את שיעורי הממשק הסידורי של 1 Gbps עד 58 Gceivers. אלה משלבים שעון מבוסס PLL, שווה ערך לפרוטוקולים / C2 / אינטגרציה , כגון תקנים לוגיים / DSPD / C3 / לוגיים (D) לוגיים).

אסטרטגיות עיצוב עבור High-Speed DSP

שקיפות – From Algorithm to Architecture

היתרון הבסיסי של FPGA הוא היכולת לשכפל משאבים לעיבוד.במקום מחשוב מסנן אחד מסנן את מחזור השעון (כמעבד DSP), FPGA יכול ליישם את כל הטיפים במקביל.עבור מסנן N-tap FIR , זה אומר N Clors ו NLS הפעלה במקביל, לייצר מדגם אחד כל מחזור - באמצעות דגימה אחת לשעון המקבילה יכול להיות מסנן את האלגוריתם הראשי של CpOL.com יכול לעתים קרובות לזהות את האלגוריתם של ציוד פעולה עצמאי.

פיפילינג - הגדלת דרך לוח ללא הגדלת הטיות

פישוט הוא הנוהג של הוספת רישומים בין שלבים לוגיים משולבים כדי לשבור נתיבים קריטיים ארוכים לתוך פלחים קצרים יותר, המאפשר תדרי שעון גבוהים יותר. עבור DSP, צינורות מוחל ברמות מרובות: בתוך פרוסות DSP (באמצעות רישומים צינור פנימי), בין מפעילי סיבולת (למשל, סדרה של מכפילים ומוסיפים ב FFTfly), ומעבר לנתוני (in, עיבוד סימטרי) הוא לעתים קרובות על ידי לחץ דם מהיר יותר (pin).

Systolic Arrays - מבנה תהליכים סדיר, סקאלה

עבור אלגוריתמים גמישים כמו מאטרקס multiplication, convolution, או QR decomposition, מערך סינתי מספק מיפוי אלגנטי לחומרה FPGA. מערך סינתי מורכב רשת קבועה של רכיבי עיבוד (PEs), שבו כל PEgesolic מתחבר רק לשכנים הקרובים ביותר שלה. PG2 זרימת נתונים באמצעות מערך האופנה צינורות, וכל PES מבצע פעולה פשוטה כי הוא שימושים קבועים, במיוחד פילטרים מקומיים.

עיצוב נתונים-Driven - אופטימיזציה של זרימת נתונים ו Bandwidth

ב DSP במהירות גבוהה, העברת נתונים לרכיבי עיבוד היא לעתים קרובות צוואר הבקבוק. A Data-oriented designמתודולוגיה מתמקדת בזרימת נתונים באמצעות המערכת, הבטחת כי רוחב פס קלט, רוחב פס פנימי, ופלט הם מאוזנים.טכניקות כוללות: באמצעות דוכנים כפולים (באמצעות צפי-pong Buffers) כדי לאפשר זיכרון ו-compute לחפוף, תוך שימוש ב-AXI4-ream-ream-re-re-re-re-re-re-re-re-re-re-in-in-in-in-in-in-in-in-cookremp-upic-in-in-in-up-up-in-in-to-to-upic-upic-in-in-in-upic-in-to-to-in-in-up-in-up-to-in-in-in-upic-in-up-up-in-in-in-up-in-up-up-in-up-in-up-up-up-in-to-to-in-in-up-in-in-to-to-in-in-in

שיתוף משאבים לעומת שכפול - Balancing Area and Speed

FPGA ההיגיון הוא סופי, ולכן מעצבים צריכים להחליט מתי לשתף משאבים חומרה (למשל, זמן-multiplex אחד מכפיל אחד עבור מספר רב של טיפים) לעומת מתי לשכפל אותם.שכפול נותן מקסימום דרך חישוב, בעוד שיתוף מופחת אזור אבל לעתים קרובות להפחית את דרך לוח זמנים על פני תזמון של DSP במהירות גבוהה, המטרה היא בדרך כלל מקסימלית באמצעות, אז replication הוא מעדיף, אם אתה יכול להיות מקטין את קצב עיבוד יחיד, או רק זמן, אם אתה יכול להיות פחות.

פיתוח כלים וזרימת עבודה

עיצוב כניסה - RTL לעומת High-Level Synthesis

עיצוב FPGA עבור DSP יש באופן מסורתי להסתמך על שפות תיאור חומרה (HDLs) כגון VHDL או Verilog. RTL עיצוב מספק שליטה מדויקת על תזמון ו הקצאת משאבים, אשר חיוני בעת לחיצה על מהירות השעון מעל 400 Mמקבילה, עם זאת, כתיבת RTL עבור אלגוריתמים DSP מורכבים כגון FLS או מסננים מתאימים יכול להיות זמן-consuming שגיאות ו-pro- high-HS) באופן אוטומטי לתאר את פונקציות HTLL (HS) באמצעות פונקציות CDR) ו-HS) - HLS) באופן אוטומטי (HS) ו-HS) - HTLD (HS) באמצעות פונקציות CTLD (HS) אלגוריתמיות) - אלגוריתמיתאם-HS) - אלגוריתמיתאם באופן אוטומטי (HS) - אלגוריתמיות) אלגוריתמים (HDR) באמצעות פונקציות HTLD) אלגוריתמיות) אלגוריתמיות (HS) באמצעות פונקציות HTLDVS) אלגוריתמיות (HDRDVS) אלגוריתמיות (HTP) אלגוריתמים (HTP) אלגוריתמים) אלגוריתמיותאם-HS) אלגוריתמים CLS) אלגוריתמים (

סימבול - פונקציונליות ותזמון הגשמה

לפני הסינתזה, סימולציה התנהגותית קובעת כי העיצוב מתנהג נכון. כלים כמו ModelSim/QuestaSim, Vivado Simulator, או VCS משמשים.עבור DSP, סימולציה חייב לכלול מודלים של ממירים נתונים (ADC / DAC) ואפקטי ערוץ.לאחר סינתזה ומימוש, סימולציה של post- Path- Path-end תזמון אימות כי העיצוב עומד על ההתקנה / שמירה על תנאים חמורים תחת תנאים מהירים כל כך - כולל דיפרזה קריטיים (D) תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון סימולציה) תזמון תזמון תזמון תזמון תזמון תזמון תזמון תזמון .

Synthesis and Implementation - אופטימיזציה של Constraint-Driven

Synthesis ממיר RTL או HLS פלט לתוך רשימה ברמת השער אופטימיזציה עבור המטרה FPGA. עבור DSP המהיר DHz, מגבלות סינתזה חייב להיות מוגדר בזהירות: ליצור שעון, להגדיר input delay, להגדיר ⁇ delay, ו- multicycle מגבלות עבור נתיבי cross-dumain.

תזמון קלוזה – סירוב פנימי

סגירת תזמון היא תהליך של ביטול ההתקנה והחזקת הפרות.עבור DSP, הנתיב הקריטי לעתים קרובות שוכן בין פרוסות DSP או באמצעות מאוורר משולב גדול כמו תוספות רחבות.אסטרטגיות כוללות: הוספת שלבים צינור (הקלות מוגברת), באמצעות שלבים רב מחזוריים שבו ישים, התאמת צינורות DSP, שטף קלטות LUT, ושמירה על המסלול כדי מעדיף מסלולים אינטראקטיביים, טיפול אופטיקה.

שיטות טובות ביותר עבור DSP ב FPGA

מיקום השעון (CDC) - Safe Synchronization

מערכות DSP רבות לערבב מספר תחומי שעון - שעון מהיר עבור DSP Datapath, שעון איטי יותר עבור תצורה ו ניטור, ואולי שעון הנגזר מזרם נתונים הנכנסים.טיפול CDC לאסטרונר מציג סטיות ושחיתות נתונים.הפרקים הטובים ביותר כוללים: באמצעות שני flop synSyncizers עבור מעברים חד-ביטים, FIFO synizers עבור מעברים אוטובוס, נשלט על ידי ספירת אינדקס אפור או פרוטוקול CDC (תמיד) ללא כל מעבדים CDC).

ריצוף - Domain Partitioning

כדי להשיג תדרי שעון גבוהים, לחלק את הריצוף הפיזי לאזורים נפרדים: אחד עבור הנתונים DSPpath במהירות גבוהה, אחד לשליטה לוגיקה, אחד עבור ממשקי זיכרון, ואחד עבור transceivers סדרתיים. לשמור צינורות DSP קריטי בתוך אזור מתואם כדי למזער עיכובים routing. השתמש Pblocks (Xilinx) או אזורי לוגיקה (Intel) כדי למקם עם מספר רב של תבניות של DSP).

אופטימיזציה של כוח - Reducing Dynamic Conducation

מעבר מהיר גבוה צורכת כוח דינמי משמעותי.טכניקות שמירה על ביצועים תוך צמצום כוח כוללים: שעון חיתוך idle DSP פרוסות, באמצעות מצבי כוח נמוך של transceivers, צמצום קצבים על ידי הוספת אותות, בחירת גדלים LUT קטנים יותר שבו אפשרי, ובחירת מכשירים עם בלוקים DSP קשיח (שצורכים פחות כוח שווה ערך מאשר יישום מבוסס LUT) רבים.

מידע אמיתי-עולם - Bit-Exact Analysis

סימלוציה עם וקטורים במבחן ידני אינה מספיקה עבור DSP מהיר מאוד. השתמש בנתונים אמיתיים שנלקחו מ- ADC או ממודל מתמטי (למשל, MATLAB/Simulink) כדי להניע סימולציה ולהשוות FPGA נגד פלט התייחסות צפוי.כלי כמו Xilinx System Generator או Intel Builder משתלבים ישירות עם עיכובים סימטוב, המאפשרים coimulation ו- bit-exactation, אימותים כגון תזמון).

ניהול קבוע נקודה אריתמטי - Precision vs. Resources

FPGAs בדרך כלל ליישם סיבולת נקודה קבועה, כמו חומרה צף (בזמן נתמך על מכשירים מתקדמים) לצרוך הרבה יותר משאבים וכוח. ⁇ bit-width בחירה נדרשת כדי להימנע מעל פני זרימת אותות ולשמור על יחס אות-ל-אין-יתר. השתמש סימולציה או ניתוח טווח מבוסס מודל (למשל, באמצעות הכלי הקבוע של MATLAB או ניתוח קבוע של Xixlins) כדי להבטיח משובים לפחות על פני ספקטרום איטי.

תגית: Real-Time Signal Probing

מכיוון שסימולציה לא יכולה לכסות את כל המקרים הפינות, חומרת חומרה חיונית. FPGA ספקים מספקים מנתחים לוגיים משולבים (ILAs) משובצים בד (Xilinx Integrated Logic Analyzer, Intel Signal Tap) להוסיף ליבות ILA על אותות קריטיים - כגון קידוד, שליטה מעמד, ו-FIFO ממלאים רמות - וגורמים לתבניות ספציפיות, מאחר שאני משתמשת משאבים ותזמון, יכול להשפיע, להכניס אותם אותות ספאריים ראשוניים (למשל, רק לאחר שימוש מהיר).

אתגרים ופתרונות ב-High-Speed FPGA DSP

שעון Skew ו Jitter in Multi-Domain Designs

כאשר פיזור שעון במהירות גבוהה על פני מכשיר גדול, סקייו ו- jitter יכול להפחית שולי תזמון. Mitigate על ידי שימוש בשעון גלובלי ייעודי buffers (למשל, BUFG ב Xilinx) ולהימנע משימוש בד עבור שעונים עתירי גבוה ⁇ . עבור jitter, השתמש ב- P / MM כדי לנקות את השעון החיצוני וליצור שלב מרובים עבור שעון gird (p-L) לחץ חיצוני עבור שעון CLL-R.

ניהול ארס

DSP במהירות גבוהה יכול לפרק עשרות וואט, במיוחד כאשר רבים מפרשים ו DSP פרוסות לפעול במקביל. השתמש בכלים ניתוח תרמי ברמה של המכשיר (Xilinx Power Estimator, Intel Power Estrsator), במהלך שלב עיצוב.להבטיח התחממות נאותה וזרימת אוויר.

עיצוב מבחן (DFT) ו- Configuration

במערכות DSP קריטיות של המשימה (למשל, מכ"ם, הדמיה רפואית), עיצוב לבדיקה הוא חיוני.שימוש בסירת גבול (JTAG) עבור בדיקות ברמת לוח, ולשלב BIST (במבחן עצמי מובנה) עבור BRAM ו-DSP פרוסות במהלך המבצע.FPGAs גם תומך ב-Bulti-boot ו-reative Reuration חלקית - שימושי עבור שדרוגי שדה של אלגוריתמים ללא מערכת זמן למטה.

יישומים אמיתיים של High-Speed FPGA DSP

FPGA מבוסס DSP מהיר הוא פרוס בתחומים מגוונים:

  • (FLT:0) Software-Defined Radio (SDR): FLT) 1 Digital Up/down ההמרה, התקשורות וההפצה בשיעורי הדגימה מעל 500 MSPS.FPGAs מטפלות בגלי גלאנטים רחבים ערוצים ביעילות.
  • (FLT:0)Radar ואלקטרוניקה Warfare:FLT:1hil Pulse דחיסה, קידוד אדפטי וגילוי CFAR דורש עיבוד בזמן אמת של החזרה ג'יגה-פרק-שנית דיגיטלית. FPGAs מספק את הכדאיות הדטרמיונית הנדרשת ופסקוד.
  • (FLT:0) מחשוב גבוה (HPC) Accelerators:Fillo:1FPGAs משמשים למסחר פיננסי בעלות נמוכה, סימולציה מדעית (למשל, סופי-דיפי זמן-דומיין), ולמידה מכונה בהקצאת גובה באמצעות לוח לוואט היא קריטית.
  • (FLT:0Medical Imaging: FLT:1) Ultrasound beamforming, coputed tomography (CT) ו MRI שחזור מקבילות FPGA כדי לעמוד בדרישות התצוגה בזמן אמת.

מסקנה

FPGAs מציעים שילוב ייחודי של יכולת שינוי מחדש, מקבילות וחומרה DSP ייעודית שהופכת אותם אידיאליים עבור יישומי עיבוד אותות דיגיטליים במהירות גבוהה.על ידי הבנה מעמיקה של אדריכלות FPGA - מ בד לוגי ו DSP פרוסות כדי transceivers והיררכיה זיכרון - מהנדסים יכולים לעצב סימולציה יעילה של מערכות עיבוד נתונים שפועלות במהירויות מרובות-gigahertz המקבילה.