הבנת האתגר של תכנון PCB המהיר

(FLT:0) תכנון לוחות מעגלים מודפסים עבור ממשקי זיכרון מהירים כגון DDR4 ו- DDR5reaFLT:1 הוא אחד המשימות התובעניות ביותר בהנדסת אלקטרוניקה המודרנית.עם DDR5 להגיע לשיעורי נתונים מעבר ל-8400 MT/s והפעלה במתחים נמוכים יותר מקודמיומים, כל עקבות, באמצעות, וגורמי מיקום.

הבדלים מרכזיים בין DDR4 ו- DDR5 המשפיעים על עיצוב

לפני צלילה לכללים הפריסה, חשוב להבין כיצד DDR5 שונה מ DDR4 ברמות החשמליות והפיזיות.הבדלים אלה משפיעים ישירות על אפשרויות עיצוב PCB.

שיעור נתונים ו- Voltage

DDR4 פועל מ 2133 MT/s עד 3200 MT/s עם nominal VDD של 1.2 V. DDR5 מתחיל ב 4800 MT/s והוא מוגדר עד 8400 MT /s (ויהיה גבוה יותר בעדכונים סטנדרטיים עתידיים), עם VDD מופחת ל-1.1 V.המתח התחתון שולי רעש הם הדוקים יותר, ודרישות זהות הם יותר השתקפות קטנה או שיחות מקובלות כי יכול להיות DR נמוך שגיאות.

על-ידי דיסלקציה (ODT) ודינמיקה ODT

DDR4 משתמש ב- ODT שניתן להגדיר באופן סטטי לדרגה או לכל פקודה.DDR5 מציג את ה-FLT:0דינמית ODTearFLT:1, אשר מתאמת את ביטול ההקצאות במהלך קריאה וכתיבה פעולות.זה משפר את איכות האות על קווי הנתונים, אך דורש ממעצב ה- PCB לתאם פרופילים של מוטציות ברחבי התעלה, במיוחד כאשר מספר דרגות הן קיימות.

אישור הזנת אישור (DFE) ו Transmitter EQ

DDR5 מחייב DFE במקלט ומעביר את השוויון לכתיבה.טכניקות אלה לפצות על אובדן ערוצים, אבל הם מסתמכים על עיצוב PCB בסיס נקי.מפרס באמצעות גמגמים, הפסקות אי-נוחות, או מעברים קלים למטוסים קלים יכולים לפגוע בביצועים שווים.

שינויים באספקת החשמל

DDR5 נע הרבה מהניהול של הכוח מהלוח אל ה-DIMM עצמו (PMIC על מודול), אבל הלוח הראשי עדיין חייב לספק VDD, VDDQ ו- VPP. המהירויות הגבוהות יותר ומתחים נמוכים דורשים רשת הפצה חזקה של כוח (PDN) עם מאוד נמוך עד כמה מאות מגההרץ.

אותות אינטגרטיביים עבור זיכרון מהיר

יושרת אות (SI) היא משמעת של הבטחת אותות חשמליים להגיע למקלט עם מספיק אמפולד, שולי תזמון, וחסינות רעש להיות מפורש כראוי.עבור DDR4 ו- DDR5, עקרונות SI הבאים הם קריטיים.

שליטה ב-Action

כל סימן DDR חייב להיות מאולתר אופייני עקבי, בדרך כלל 40 ⁇ יחיד עבור קווי נתונים ו 80 ⁇ שונה עבור DQS זוגות (כמה סטנדרטים להשתמש 39 ⁇ או 50 ⁇ ; לעקוב אחר המלצת המוכר הזיכרון) זה מושג באמצעות עיצוב ערימה נאותה, רוחב, עובי דיאלקטרי.

Crosstalk Minimization

אותות DDR הם בעלי רגישות הדוקה. עקבות נתונים על אותה שכבה או שכבות סמוכים יכולים לגרום לקרוסדור.0 (כדי להפחית את הקרוסטור, לשמור על ספיגה נאותה (בדרך כלל 3-5 פעמים רוחב העקב)FLT:1 בין אותות לא קשורים, וכביש / כתובת נתיב אוטובוסים על שכבות נפרדות מהנתונים על נתיבים חד-צדדיים כאשר אפשרי.

Eye Diagram ו- Timing Margin

תרשים העין הוא המדד המעשי של איכות האות.עבור DDR5, החלון התואם של הנתונים (tVAC) הוא צר מאוד.העיצוב של PCB חייב למזער את Jitter ו-DQistic) ולהבטיח שהעין פתוחה מספיק כדי לעמוד בהגדרת המקלט וזמני התחזוקה. תזמון של שולי טים מושפעים על ידי skew בין DQS ו DQQ, כך התאמה בתוך סובלנות הדוקה (בדרך כלל עבור קבוצות נתונים חובה) הוא הכרחי עבור קבוצות נתונים.

עיצוב PCB Stackup עבור DDR4 ו- DDR5

ערימה מעוצבת היטב היא הבסיס של ממשק זיכרון מהיר מוצלח במהירות גבוהה.מספר השכבות, בחירת החומרים, והסידור של מטוסים לשלוט במניעה, נתיבי החזרה, ורעש כולל.

שכבת שכבת כפל ומטוס

עבור DDR4, לוח 8 שכבות נפוץ, עם שכבות המוקדשות אותות, קרקע וכוח. עבור DDR5, 10 עד 12 שכבות נדרשים לעתים קרובות.ערימה טיפוסית עשויה להיות:

  • שכבה 1: אות למעלה (צד מוסמך) - אותות DDR, ערכת מאוורר
  • שכבה 2: מטוס קרקע
  • שכבה 3: אות - כתובת / קודר, שליטה
  • שכבת חשמל 4: מטוס חשמל (VDD או VDDQ)
  • שכבה 5: אות - נתיבי נתונים, DQS
  • שכבה 6: מטוס קרקע
  • שכבה 7: אות - נתונים נוספים או נצמדים על שכבות פנימיות
  • שכבה 8: מטוס קרקע
  • שכבה 9: מטוס כוח (אם צריך)
  • שכבה 10: אות תחתית (צד רכיב שני)

כל שכבת אות חייבת להיות סמוך למטוס התייחסות מוצק (קרקע או כוח) למניעה מבוקרת ולשוב את ההמשכיות הנוכחית.

אפשרויות חומריות

ניתן להשתמש ב- DDR4 עד 2400 MT/s, אך עבור DDR5 ומהירויות DDR4 גבוהות יותר, חומר בעל ירידה נמוכה כגון DDR:0MEGTRON 6, Panasonic Megtron, או Isola 370HRIRFLT:1 מומלץ.

שליטה ב-The Stackup

השתמש ב-Creams (למשל, Polar SI9000) כדי לחשב גיאומטריה של היעד מוטציות.עבור שכבה של 50 ⁇ על שכבה פנימית עם הליבה של 4 mil ו 1 oz נחושת, רוחב טיפוסי עשוי להיות 5-6 מילימטרים. ± שונה עבור DQS להשתמש 80 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

הנחיות: התאמת משך וטופולוגיה

ממשקי זיכרון DDR מורכבים ממספר קבוצות אותות, כל אחת עם מגבלות ספציפיות של גילוח.הבנת קבוצות אלה וליישם את הטופולוגיה הנכונה היא חיונית.

כתובת: Control Signals

ב DDR4 ו- DDR5, הכתובת, הפיקוד והסימנים של הבקרה הם כולם מעודכנים וחולקים שעון משותף (CK) אותות אלה מודרך ב-FLT:0fly-by TopologyFLT:1 (DDR5 מצריך לטוס-by לכל הדרגות).

  • (ב) ,0) ,Length תואם: כל כתובת / אותות מודבקים חייב להיות תואם בתוך ±10 ps (התוצאה של ±1.5 מ"מ) של עקבות ה-CK בכל מיקום DRAM.
  • (ב) ⁇ :0תנאים: 1 (ב) ,Against אוניית התנגדות (VTT End) מושכת את האותות ל- VDD/2 בקצה השרשרת.לעתים קרובות מתנגד אחד לאות, שהוצב לאחר ה-DRAM האחרון.

נתונים Byte Lanes (DQ, DQS, DM)

כל קבוצה של וואט (8 ביטים בתוספת DQS, DM) היא אוטובוס סינכרוני מקור שבו DQS מספק את השעון עבור קבוצה זו.

  • (ב) [15] ,0) ,בקבוצת ה-DQ: כל אחד מהם בתוך ±1 מ"מ של זוגו התואם DQS.
  • (ב) 2 (DQS) זוג שונה: FLT:1; שני עקבות DQS חייבים להיות מתאימים בתוך ±0.1 מ"מ ולשמור על ספיגה עקבית (לא יותר מ 1:1 יחס רוחב לתפוצה) כדי לשמור על אימפולסיבית שונה.
  • (ב) ⁇ (ב) ⁇ :0) ,בשורה 1 (ב) יש להתאים את כל הנתיבים ב- ±10 מ"מ לצמצום העיכובים של קריאה/כתיבה.

אותות שעון (CK, CK#)

זוג השעון השונה הוא ההתייחסות התזמון הקריטית ביותר.FLT:0.Route אותו עם הנתיב הקצר ביותר האפשרי, הימנעות באמצעות אם אפשריFLT:1 . . . . .0.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10.10

אפשרויות ל- Fly-By vs. T-Topology

DDR4 יכול להשתמש או זבוב-על-ידי או T-topology.DDR5 דורש זבוב-על-ידי. Fly-by קל יותר לתוואי אבל מציג עיכובים בין דרגות שיש לפצות על ידי בקר הזיכרון.עבור דו-דוקטורט כפול, T-topology יכול לאזן עיכובים אם אורך הענף תואמות, אבל הוא יוצר בעיות מהירות במרכז הטבילה.

היערכות וכוח

סיום נכון מונע השתקפות ומבטיח כי אותות להתיישב בתוך חלון התזמון הנדרש.

VTT Termination for address /Command

כל כתובת וסימנים פקודה מסתיימת ל-VTT (VDD/2) באמצעות מערך התנגדות.ההתנגדות לסיום צריכה להיות FLT:0placed מיד לאחר ה- DRAM האחרון בשרשרת העוף-by chainFLT:1 [המטוס VTT חייב לספק DC הנוכחי ולהיות מחוסנים כראוי עם קפיצות גבוהות (100 XR) ו-F1 (10aci-F) ו-F7.

ODT לקווי נתונים

על-ידי סיום משולב בתוך ה- DRAM והבקר.ערך ODT (למשל, 40 ⁇ , 60 ⁇ ) מוגדר על ידי רישומים תצורה.המעצב של PCB חייב להבטיח כי החסימה של עקבות תואם את יעד ODT עבור העברת כוח אופטימלי. עבור ODT דינמי של DDR5, את הדחף של הערוץ צריך להישאר עקבי ללא שינוי; להימנע שינוי עקב שינוי באמצע הדרך.

Power Distribution Network (PDN)

ה- PDN חייב לספק מתח נקי ויציב לדRAM עם ripple מינימלי.המשימה היא בדרך כלל מתחת 10 m ⁇ עבור VDD / VDDQ עד רוחב הפס של הזיכרון (מאות MHz עבור DDR5).FLT:0Use מרובים ערכי capacitor NF, 1 μF, 10 מיקרו, 100 מיקרומטר) קרוב ל- DRAM (הכוח DTS) לפחות כדי ל-DFD) יש להציב את הכוח הקטן ביותר ל-D.

סימבול ו-Verification

סימבול אינו אופציונלי עבור ממשקי זיכרון מהירים.זהה בעיות שלא ניתן לתפוס על ידי ביקורות הפריסה לבד.

המונחים: LAYET REIEET REITION

לפני תחילת הפריסה, ליצור מודל טופולוגי עם בקר הזיכרון, עקבות PCB ו DRAMs. השתמש במודלים IBIS (המוענק על ידי ספק הזיכרון וספק SoC). סימולציות ריצה כדי לקבוע אורךי עקבות אפשריים, שכבת ערימה, ערכי סיום, ותזמון הגרוע ביותר.צעד זה מגדיר את המגבלות אשר יאכפו במהלך routing.

פוסט-Layout Simulation

לאחר מחיקה, לחלץ את הגיאומטריה בפועל של לוח (parasitic RLC) וסימולציה את הערוץ השלם. (FLT:0 צ'ק תרשיםs העין בכל DRAM עבור כל נתונים על ידי te ו עבור כתובת / קודים / קודר 1) אימות כי גובה העין ורוחב לעמוד בדמיון.

כלי רכב וסטנדרטים

כלי סימולציה פופולריים כוללים (FLT:0)HyperLynx, ADS, HSPICE ו- SigrityFLT:1 (כיום חלק של קדימות) יצרנים רבים של זיכרון (Micron, Samsung, SK Hynix) לפרסם את פרטי היישום ואת דרישות תאימות המגדירים גבולות מסיכה העין המינימלית.

המונחים: DDR4 ו-DDR5

מעבר ל routing ו-Raveup, כמה טכניקות הפריסה הפיזיות לשפר את הביצועים:

  • אזורי שימור:0 (FLT:1) אל תסלול אותות אחרים תחת רכיבי DDR או ליד מחברי DIMM. לשמור על ריק מתחת לאזור השברה BGA לפחות שכבה אחת כדי להפחית את הקרוסלה.
  • (FLT:0)Via Care:FLT:1 השתמש הקטן ביותר באמצעות גודל המותר על ידי המברק כדי להפחית באמצעות stub ו- parasitic capacitance. for DDR5, לשקול back-drilling באמצעות הסרת גמגמים על אותות דרך שכבות שעוברות שכבות לא בשימוש.
  • (FLT:0) מיקום Capacitor: קיד 1 (מקום 100 nF capacitors) קרוב ל-DRAM כוח, עם חיבור ארץ capacitor ישירות אל מטוס הכוח.
  • (FLT:0) זוג נדיר: ⁇ 1 (FLT:1) לשמור את שתי עקבות של זוג DQS הדוק יחד (המוקף מראש) ולשמור על סימטריה. להימנע מ-90 מעלות פינות; להשתמש 45 מעלות מ"טים או קשתות. כל זוג אחר חייב להיות ארוך-טווח בתוך הקבוצה.
  • (FLT:0) רצף המטוס ההקצאה: לעולם אל תפנה עקבות מהירים על פער במטוס ההתייחסות אלא אם כן ניתן תפרים של קיבולטור.

תכנון ובדיקה

החלטות עיצוב משפיעות גם על היכולת שלך לייצר ולבדוק את הלוח באופן אמין.

עיצוב ל-Puration

ציין (FLT:0) פיקוח על בדיקות עכבות מבוקרות (FLT:1) על הציור של ה- PCB.הוספת קופונים עכבות על הלוח המחקה את הערימה המדויקת ואת הגאומטריה של רשתות המהירות הגבוהה.המארגן יבדוק קופונים אלה עם TDR כדי לאשר את העיכוב. עבור DDR5, סובלנות של ± 10% הם טיפוסיים, אבל רבים OEM דורשים הפחתה של 75%.

בדיקות ווויכוח

לאחר שהדירקטוריון נאסף, בצע את ההשתקפות של FLT:0 (TDR) ⁇ FLT:1 ברשת קריטית כדי למדוד את העיכוב בפועל ולזהות את הפסקות. השתמש ב-oscilloscope עם בדיקות שונות כדי ללכוד DDR5 לכתוב ולקרוא אותות.קרי זיכרון רבים נבנו ללא לולאה לאחור ו מצבי בדיקת PRBS המסייעים לאמת את התקפים לבדיקות האחרונות, לחץ זיכרון (Ricreperation) ו-Test.

משאבים חיצוניים וקריאה נוספת

עבור צלילה עמוקה יותר לנושאים ספציפיים, להתייעץ עם אזכורים סמכותיים אלה:

  • (ב) [ה]המדריך לעיצוב של DR5 [ה]: [ה] – קווים מנחים רשמיים המכסים את שלמות האות, הפיצול והציות.
  • (ב) [15] ,5 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) [15] ויקרא: ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) [15] ,9.1941A - דירקטוריון מחזורי של מועצות מחזוריות (FLT: 1) - תקן התעשייה לשליטה ובדיקה של ההגבלות.

מסקנה

עיצוב PCB עבור ממשקי DDR4 ו- DDR5 דורש גישה ממושמעת מושרשת בערכי יושרה אות ואמינות כוח.מהירויות גבוהות יותר ומתחים נמוכים יותר של DDR5 לא להשאיר שולי קיצורים עבור קיצורי דרך.על ידי הנדסה בקפידה את הערימה, החלת התאמה ממושכת קפדנית, הפעלת סיום הולם, ואימות עיצובים באמצעות סימולציה, מהנדסים יכולים לייצר תת-מערכת זיכרון אמינה הפוגגת מענה לדרישות של מחשוב מודרני תמיד עם עיצוב מהיר.