עיצוב אינפורטגרטור פעיל עם זמן מתואם קבוע עבור עיבוד אותות

הבנת Integrator Active

האינטגרטור הפעיל הוא אבן בניין יסודי בעיבוד אותות אנלוגי, ביצוע הפעולה המתמטית של אינטגרציה עם דיוק גבוה.בניגוד פאסיבי RC אינטגרטיבית, אשר סובלים מאפקטים טעינה והתנהגות לא ליניארית, התצורה הפעילה שנבנתה סביב מגבר תפעולי (op-amp) מציעה מאפיינים כמעט-אידאליים: אימפולסים גבוהים, פלט נמוך, ואפקט ליניארי המייצג את המתח הלוגי של זמן קצר זה, מאחר והוא נשאר קבוע, מאחר והוא נשאר בעל השפעה, כיוון שדומה, מאחר והוא נשאר בעל השפעה אסטרטגית, מאחר וסימן קריטי, הוא, הוא, הוא, הוא, הוא, מאחר והוא עדיין, הוא קיים, מאחר שעדיין, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, תכונות חזיתית, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, בעל תכונות חזיתית, הוא, הוא, הוא, קרוב-מסמך, קרוב-מסמך, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, הוא, תכונות חזיתית, תכונות חזיתית

מעגל הליבה מורכב מהתנגדות קלט יחיד RFLT:0irinFLT:1 ו-backacitor C. עבור דגימה אידיאלית (רווחה פיננסית, אפס זרמי קלט), מתח הפלט ניתן על ידי:

(ב) ויקרא י"ד): "[ה]" (ב]"ד:2 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

(ב) ב[[1924]], [[1924]]]], [[1924]]]]]], [[1924]]]], [[1924]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]] [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]] [[1924]]]]]]]]]]]]]]]]]]]]]]]] [[1924]]]]]]]]]] [[1924]]]]]] [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]] [[1924]] [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]] [[1924]]]]]] [[1924]]]]]]]] [[1966]]]]]]]]]] [[1924]]]]]]]] [[1924]]]]]]]] [[1924]]]]]]]] [[1924]]]]]]]]]] [[1924]] [[1966]] [[[[1966]] [[1924

חשיבות הזמן

(ה) ⁇ =Ralph:0 [inFreave 1 × C שולט בכל היבט של התנהגותו של ה- tegrator.It קובע את השיעור שבו מתח הפלט מתרוצץ עבור amplitude: a ⁇ קטן יותר מייצר רמפה תלולה יותר, מתאים לדופק מהיר אך סיכון לסימנים נמוכים; קידוד גדול יותר של 1=F2 מקבל תגובה מדויקת יותר:

הבחירה של ⁇ משפיעה ישירות על טעות שילוב בשל ניצול סובלנות. A 10% וריאציות ב R או C לשנות את תדירות הפינית על ידי שולי דומה, אשר יכול להיות קריטי בתזמון מדויק או גלפור. עבור יישומים הדורש דיוק טוב יותר מ 5%, נמוך לרכיבי סובלנות (1% מתנגדים, 1% או יותר capacitors) הם חובה, ו ⁇ מתאים מאפשר לאחר ייצור כדי לפצות על ייצור, בנוסף לטמפרטורות יעילות.

מדוע התאמת התצורה הופכת את ה-Creative Service

אינטגרטור קבוע-זמן-קבוע נועל את המעצב לנקודת הפעלה אחת, שאינה מספקת עבור מערכות אשר חייבות להתמודד עם תנאי אותות משתנים. in Adaptiveסינון, בקרה בזמן אמת, או כלי, מאפיינים אות כגון תדירות, amplitude, או משך יכול לשנות ללא תנאי אות סביר. An Modable time מאפשר את המעגל לעקוב אחר הווריאציות האלה - דינמית - שילוב, מניעת אות (Rimise) ו-intably.

שקול בקר פרופורציונלי (PI) המשמש תקנה מהירות המנוע.המונח האינטגראלי מבטל טעות מצב קבוע, אבל הזמן קבוע שלו צריך להיות מכוון כדי לאזן זמן תגובה ו overshoot. עם integrator מותאם, הבקר יכול להתאים לשינויים במקלים על מנת לעבור או אינרציה מוטורית קבועה תחת פיקוח תוכנה, שיפור התגובה הטרנסנדנטלית ללא תיקון ידני, באופן דומה מנעול במהירות גבוהה, בין המדידות זמן מסחר אלקטרונית נמוכה;

היכולת להשתנות ⁇ גם להפחית מורכבות חומרה.במקום לתכנן מספר רב של להקות מקבילות עבור להקות תדר שונים, מעגל אחד מותאם אישית אחד משרת מעטפה תפעולית רחבה.זה מקטין את ספירת הרכיב, מפשט את פריסת לוח הסימולציות, ומאפשר קושחה שדה-uptable כדי להגדיר מחדש את התנהגות המעגל ללא שינויים.עבור חיישני IoT ומכשירי קצה, גמישות זו היא בלתי-סבירה.

עקרונות עיצוב

ראשי תיבות של Basic Topology and Component Roles

[ה]הופנה מהדף RFLT:0intureFLT [1] בין מקור האות לבין הקלט של הדג, עם capacitor C במסלול משוב, הקלט הלא-מסוגד מתחבר למתח ההתייחסות - קרקע עבור מערכות דו-חמצני-אפ לינאריות שונות, או מוטה באמצע-הטיה עבור עיצובים חד-פעמיים, בתנאי ה-פעמיים, או קיבולת של ה-פעמיים, בין אם כיו-ה-ה-מתאים ל-מתאים, או ל-ה-ה-מסוגים, או ל-ההההההיתר, או ל-היתר, או ל-הההההיתר, או ל-החלים, הם, הם, או ל-היתר-הההחלים, או ל-היתר-החלים, או ל-היתר-היתר-החלים, הם, הם, הם, הם, הם, הם, הם, הם, הם, הם, בין אם כן, הם, הם, הם, הם, הם, הם, בין אם כן, הם, הם, הם, הם, הם, הם, הם תמיד, הם, הם, הם, הם,

(ה) שיטות נפוצות ל-RIRFLT:0 (inFLT): A מכני חזק (פשוט אך ידני), רב עוצמה דיגיטלית (remote or Automat control through SPI/I2C), JFET המשמש גישה רבת עוצמה מכנית (פשוטה אך ידנית), מגבר תפעולי (TA) מספק רווח משתנה כי התנגדות, או רשת מחלף של 1:4Fvir:

ניהול DC Stability ו-Offset

[ה]התערות האידיאלית היא בעלת רווח אינסופי של DC, מה שהופך אותו רגיש מאוד למתח ההתחלתי VFillo:0osFLT:1 ו- IFLT:2bearFLT 3; השפעות לא אידיאליות אלה מייצרות טעות מרומזת בפלט, ובסופו של דבר מניע אותו ל- CLT-FRED.

(ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

(ב) [17] [17] , [17] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

עבור יישומים אולטרה-נמוכים, חיתוך-עופרת או אפס אוטומטי אפס (למשל, FLT:0AD8628FLT:1) כמעט לחסל את הסחף מראש. חלופה היא לולאה פעילה ללא הפסק החושת את הפלט DC וזריקת מתח תיקון לקלט הלא-מחוסם, שמירה על התפוקה במרכז באמצע-התחול ללא אינטגרציה גבוהה.

דרישות בחירה ו- Op-Amp

(בשילוב מדויק, ה- CMOS חייב להיות זרם הטיה נמוך מאוד (טווח צילום) ועומס נמוך מכווץ סחף.FET-input או CMOS הם מועדים.המכשירים המומלצים כוללים את FLT:0OPA192uaFLT:1 (בלטינית: 0.5A, ±0.2 ±V / ° C) ו-FLT2;ADA2;73D).

(הופנה מהדף ⁇ ) יש להציג דליפות נמוכה וקליטה דיאלקטרית נמוכה. Polypropylene ו- NP0 / C0G קרמיקה capaciaciacitors הם אפשרויות מצוינות, להימנע מטיפוסים אלקטרוליטיים ו- X7R, שכן זרמי הדליפה שלהם ו-Fair תלויים ישירות בדיוק האינטגרציה של ⁇ 10VADFLT:0inFLT: 1LT1, הטמפרטורה הליניבית והקומיתהנפוצתית היא יעילה יותר מ- 5241.

אסטרטגיות יעילות

התנגדות מבוססת-חשמל דיגיטלית

(Digital Poweriometers (digipots) מציעים את המסלול הפשוט ביותר להתאמה אוטומטית.הם מתקשרים באמצעות SPI או I2C והם זמינים בהתנגדות מ 1 k ⁇ ל 100 k ⁇ עם 128 עד 1024 שלבים.במצב rheostat, רק שני מסופים משמשים, והתנגדות מגבונים (בדרך כלל 50-100 ⁇ ) מציבה גבול נמוך יותר עבור RLT:0in) כדי לשמור על טווח 1 ל- kpot 1 ל- kpoti מוגבל ל- kpot 1 ל- kpotify באופן יעיל יותר.

שיקולים מרכזיים כוללים סובלנות מקצה לקצה (±20% עבור הרבה חומרים) ובטיחות טמפרטורה ( ⁇ 100 ppm / C עבור סוגים CMOS) אלה ניתן להפחית על ידי קליברציה: במהלך הייצור, אות מבחן ידוע הוא מיושם, ואת הקוד החרוט הוא trated כדי להשיג את ה ⁇ הרצויה המדויק.

JFET ו- OTA- Based Voltage-Controlled Resistance

(ב) להשוואה מלאה, התאמה רציפה, JFET המופעלת באזור ליניארי (triode) משמש כמתנגד בעל יכולת עמידה בתנאי מתח, עם VIRFLT:0DSFLT:1 שמר קטן (מחדש:2GSFLT 3: −03 −FLT:4thph:5), ההתנגדות של ניקוז הוא בערך:

(ב) β הוא פרמטר המוליכים ו- VFLT:0irthalphFLT ( 1:1) מתח סף (VirFLT:2GSFLT 3:2GSFLT 3: נגזר מ- DAC נמוך-(הלא ליניאריות של JFET מגבילה את התננדה האות המקסימלית, אך ב-F וירטואלית אינה סגורה כמעט עד 0, כך ש-JF4 {\displaystyle 2F {i}} הוא לעתים קרובות מ-F) ל-D2F (ב-D2F) ב-D2F3=4=7.

לחלופין, OTA כמו FLT:0.LM1370003FLT 1 מספק קידוד משתנה טרנסנדנד:2migFLT 3 ביחס לזרם ההטיה שלו. על ידי הצבת ה- OTA בלולאה משוב או שימוש בו כמקור נוכחי, ניתן לחקות טונה התנגדות עם טווח רחב יותר וטוב יותר מאשר JF אנט מקבל גם מתחים אנלוגיים נוספים, אם הוא מאפשר לשלוט על ידי שליטה ישירה, אם הוא גם אם הוא מאפשר לשלוט על ידי שימוש ישיר עם DAC.

אינטגרציה Switched-Capacitor

(ב) , ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

Integrator Schematic

(ב) יישום טיפוסי משתמש ב-CMOS AMP, 10 nF NP0 capacitor, ו 100 k ⁇ RHzFLT:0fcioFLT:1 {\displaystyle \ {i}}, ו- 100 k ⁇ , k ⁇ , 100 k ⁇ , 256 k ⁇ ) משמש כ- RFrea:2inFLT3 עם 255, 255 kb1=R1=1=1=R1=1=1=1=1=1=1=1=1=1=1 ⁇

עבור טווח רחב יותר, רשת קוארזה / סקייפ ניתן ליישם: שניים או שלושה מתנגדים קבועים במקביל עם מתגים אנלוגיים (למשל, ADG5412) לבחור בסיס RcioFLT:0incioFLT:1 העשור, בעוד חופר מספק צעדים דקים בתוך כל עשור.זה מרחיב טווח ⁇ ממיקרו שניות עד שניות ללא ירידה ברזולוציה.

הגבלות מעשיות

עקבו אחרי Drift Compensation

אפילו עם RibFLT:0 sfigFLT 1, מתחים מלמטה מייצרים טעות פלט מצטברת מצטברת מצטברת מצטברת לאורך זמן. עבור אינטגרציה אולטרה-נמוכה ( ⁇ > 1 s), דגימת מזהמים עמידים הם חיוניים.ה- AD8628 יש תפוקה מקסימלית של 1 מיקרוV וסחף של 0.002 מיקרוV / ° C, מה שהופך אותו מתאים לאינטגרציה ארוכה של אינטגרטיבית, הוא חסר-ה, 000, 000, 000, 000, 000, 000, 000, 000, הוא יעיל יותר, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000, 000

המונחים: Bandwidth Considerations

(ה) רעש הפלט של ה-Integrator עוצב על ידי התגובה הנמוכה של רשת משוב.המקורות הדומיננטיים הם צפיפות הרעש של הדגד:0ncioFLT:1 והרעש התרמי של RibFLT:2inFLT 3 ו-RLT:4fFph:5 .

(ב) ויקרא י"ד:2 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

(ב) כאשר fíveFLT:0) הוא התדירות שבה הרווח של הטור טיפות לאחדות ( ⁇ 1/(2 ⁇ ) עבור המקרה האידיאלי, אך מוגבל על ידי RevolveFLT:2fuaFLT 3:2freaph) ממזער רעש דורש בחירה זהירה של RLT:4inFillo:5 ו- Op-amp Guard סביב טבעות סביב הסיכום ולהפחית את ההפיכה ללא הגבלה.

רוחב הפס הקטן מוגבל על ידי המוצר של ספקטרום של Osubamp μ> μ> μ> μ> μ> μ> cc> cc-i=p> p> ⁇ 1=p> ⁇ 0> ⁇

שם מקור: Slew Rate and Signal Handling

(ה) שיעור הפלט חייב לעלות על שיעור ההעלאה הצפוי (הרחבה) להעלאת התפוקה (התחילה) להעלאת שיעור התפוקה (הההתחר"ה) (הההתח"ל) על מנת לזרז את שיעור הזינוק של הדגמת, הפלט יטשטש את הפלט הקטן ביותר, כלומר, הפלט של ה-RFLT:2inFLT 3 (הגדלה קטנה יותר) הוא בעל רמת העיוות, כך, כך שעדיין לא ניתן לתקן את הסגולה, כך, כך, כך שעדיין לא ניתן למקם את הסגולה, כך שעדיין לא ניתן למקם את הדרגה היא בעלת רמת הסגולה.

דרישות נהיגה מכוונן Integrator

האינטגרטור הפעיל המתאים מאפשר ביצועים קריטיים במערכות רבות:

(FLT:0) nalog מחשוב וסימולציה: FLT:1 ⁇ משתנה ישירות את האפקטיביות של משוואות שונות, ומאפשר פרמטר בזמן אמת פרמטרים בסימולטורים או חיקויי מערכת בקרה.
(FLT:0) שווה ערך בתקשורת: FIRLT:1 ; An Integrator בתוך לולאה שליטה מתאים סמנים קוטעים בתגובה לתנודות ערוץ, כגון בנהגי קו DSL או עיבוד בסיס מקלט אלחוטי.
(FLT:0)Lock-in amplifiers:FreaLT:1) ⁇ של post-detetection Integrator מגדיר את רוחב הפס המדידה; ⁇ רחב יותר (אינטגרציה ממושכת) מדכא רעש אבל מאט תגובה.
(FLT:0) דינמיקה של דינמיות: FLT:1 קומפרסים ו מגבילים משתמשים במגורים מתאימים להתקפה ולשחרר תזמון, המאפשר מעגל אחד לשרת עקומות דחיסות שונות באמצעות מד תאוצה רב עוצמה או שליטה MIDI.
(FLT:0) Power אלקטרוניקה שליטה: 1FLT (המונח האינטגראלי של בקר PID יכול להיות מותאם להסתגל להפחתה של עומס משתנה, שיפור התגובה הטרנסנדנטלית ללא הקרבת דיוק מצב יציב.
(FLT:0Medical Toolation: 1) ב- ECG מסירת נדודים בסיס, ⁇ מכוון לתדרים ספציפיים לחולה, הבטחת רכישת אות נקייה במהלך התנועה.
(FLT:0Seismic Data Acquisition:FLT:1 טמפרטורות הקשורות להחלפת חיישן טמפרטורה לפצות על ידי התאמת קבוע הזמן של אינגרטור, שמירה על נאמנות אות על פני טווחים רחבים של הסביבה.

דוגמא לעיצוב מקצה לקצה: Ultra Range Finder Integrator

שקול מערכת הפעלה קול ניידת.המקבל מתפוצץ 40 kHz, עם רוחב הדופק משתנה מ 50 מיקרומטר (טווח קצר) עד 2 מ's (טווח ארוך) את האינטגרטור חייב לצבור את המעטפה עבור גילוי, אבל ה ⁇ האופטימלי תלוי במרחק: דיים קצרים זקוקים לאינטגרציה מהירה כדי למנוע חפיפה, בעוד הדים מרוחקים דורשים יותר ⁇ עבור רגישות מקסימלית.

בחר את OPA192 אמפ (הטיה נמוכה, רכבת-ל-רצועה, שיעור סלסול מספיק) השתמש ב 10 nF C0G capacitor ו 100 k ⁇ RFLT:0fua מטווח 1 של 1 עמידת טווח עבור DC סובלנות.ההתנגדות המשתנה היא רצף של MCP41100 מיקרו-עוצמה דיגיטלית של כוח-מטר (100 k ⁇ ), 256 צעדים חלקה של מיקרו-בקר מטווח ל- 2 ליטר (C1) עבור CERC1 (טווח רגיל עבור 0- k ⁇ ) עבור 0- k ⁇ ) ו- k ⁇ (טווח רגיל (טווח רגיל (מתאים עבור 01) עבור 01 (K1 (מתאים עבור 01) עבור 01 שלבים).

בדיקות ואימות

אימות בנץ' צריך לעקוב אחר תוכנית שיטתית:

(ב) ,0) יציבות: ⁇ FLT:1 החל 0 V קלט, לקבוע את התפוקה, לאשר שהיא נשארת בתוך ±100 mV במשך דקה אחת, לאמת את רשת RIRFLT:2freaFLT 3 ו- offset פיצוי.
(ב) ויקרא י"א): "ה' (ב"ד): "ה' (ב"ד)" (ב"ב)" (ב)"ב)" (ב"ב)"ב[[1924]], ב[[1924]],]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]
(FLT:0) אחריות: 1.10LT:1 וary את הקוד הדיגיטלי חזק מן המינימום עד מקסימום להקליט את מדרקון הפלט. ⁇ לעומת קוד; היחסים צריכים להיות פרופורציה הפוכה לקוד (עבור חופר ליניארי).
(FLT:0) תגובה עקבית: FLT:1ir השתמש מנתח רשת כדי למדוד את גודל תפקוד ההעברה.אשר את −3 dB פינה משתנה באופן יחסי עם ⁇ . בתדרים גבוהים, התגובה צריכה להתגלגל ב -20 dB / decade.
<חזק>Linearity and עיוות: החל גל חטא טהור בתדירות 10× הפינה, ומדד עיוות הרמוני מוחלט. עבור סיר דיגיטלי, THD צריך להיות מתחת 0.05%; עבור יישום JFET, לשמור את קלט מתחת 10 מ"ר כדי לשמור על THD < 0.1%.

נציח את העיצוב ב SPICE לפני כוונון לאמת את אפשרויות הרכיב ולבדוק את היציבות (הרווחה של הפשרה) הוסף מחזר קטן (מעט pF) על פני RevolveFLT:0freaFLT:1 אם הדגה מראה סימנים של oscillation בתדרים גבוהים עקב הציפוי של ה-Rirttic Capacitance של ה-Rout.

מגמות מתפתחות ואינטגרציה

ICs משלב יותר ויותר אינטגרטורים עם ⁇ על שבב על-ידי שבב.TheFLT:0AD5940FLT:1 מעכב ניתוח קצה 1 כולל אינגרטור בעל יכולת אינטגרטיבית מהירה מותאם לרכיבים אלקטרו-כימיים, עם קידוד מבוקר תוכנה המסוגלת להפרש ארבעה עשורים.

המגמה כלפי מחשוב IoT וחוד קצה דורשת תאים אנלוגיים קטנים, מוגדרים תוכנה.מכשירים עתידיים עשויים להטביע אלגוריתמים למידת מכונה כי באופן אוטומטי להתאים ⁇ בהתבסס על סטטיסטיקות אות בזמן אמת - לדוגמה, אופטימיזציה של מסחר מהיר רעש במוניטור ECG לביש המבוסס על ממצאים של תנועה זוההה.המשתאם הפעילה המתוננת באופן דיסקרטי או מוטמעמת בחזית אנלוגית, תאפשר מפתח זהה.

לקריאה נוספת על עיצוב אינגרה מעשי, מתייחס להודעה יישום (FLT:0AN-281: שיטה פשוטה לחיזוי הביצועים הדינמיים של מבצע AmplifiersFLT:1 ממכשירים Analog, המספק תובנות בבחירה של דגימה עבור מעגלים integrator.

מסקנה

אינגרטור פעיל מתאמת הופך בלוק בניין אנלוגי קלאסי לתוך אלמנט עיבוד אותות דינמי, מוגדר תוכנה מוגדרת עיבוד אותות. על ידי בחירת שיטת ההתנגדות המשתנה המתאים - רב עוצמה דיגיטלית, JFET, OTA, או מעבורת-capacitor - מעצבים יכולים להשיג שליטה מדויקת על הזמן קבוע לאורך עשרות שנים של שליטה על מערכת גבוהה וסחף נמוך.