עיצוב מבוסס סיסקוצ'יפ (Soc) עבור מכשירים ניידים

מבוא ל- CISC-based SoC Design במכשירים ניידים

הביקוש הבלתי פוסק לביצועים גבוהים יותר, חיי סוללה ארוכים יותר, וגורמים קטנים יותר בסמארטפונים, טאבלטים, ולבושים דחף מכשירים מערכת-on-Chip (SoC) עיצוב לחזית החדשנות, בעוד שרבים מהסולקים הניידים כיום מסתמכים על ארכיטקטורות מחשוב מופחתת (RISC) ארכיטקטורות של ניהול יישומים טכניים, ללא ספק ARM - מערכת ההוראה המורכבת (CISC) פרדיגמה, המפורסם על ידי ה-ידי ה-x86 הצעות לשיקולים, כלומר, תכונות ברורות של מדיניות, עיצובית, כלומר, תכונות ברורות של תכונות ברורות של תכונות עיצוביות, עיצוביות, תכונות ברורות של העדפות עיצוביות, כלומר, תכונות מורכבות מבוססות CSA.

הבנת אדריכלות CISC

CISC, או מתחם הוראה להגדיר מחשוב, היא פילוסופיה עיצוב שבו הוראה אחת יכולה לבצע פעולות מרובות ברמה נמוכה - כגון גישה זיכרון, סיבולת, ובדיקה מצב - בשלב אחד גישה זו ניגודים עם RISC, אשר מדגישה הוראות פשוטות יותר, קבוע אורך קבוע כי בדרך כלל לבצע מחזור אחד.הפילוסופיה CISC עקבות שלה ל -70 עם ארכיטקטורות כמו IBM / 370 / , ומאוחר יותר של אינטל x86, אשר הפך למחשוב אישי.

מאפיינים מרכזיים של CISC

• הוראות באורך מלא:0 (Variable-אורך:FLT:1 CISC הוראות נע בין 1 ל 15 ע"י ע"י סנטימטרים, המאפשרות קידוד צפוף של פעולות מורכבות.
• (FLT:0Microcode יישום: FLT:1 הוראות מורכבות לעתים קרובות שבורות למיקרו-פעולה על ידי רצף מיקרוקוד, מפשטות את החומרה הביצועית.
• (ב) [15] , עיין בצורות: ⁇ : ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
• (FLT:0) חזרה להתאמה: 1FLT:1 אדריכלות CISC, במיוחד x86, לשמור על עשרות שנים של תאימות בינארית, הקלה על הגירה תוכנה.

בהקשרים ניידים, מאפיינים אלה יכולים לתרגם ל-FLT:0Higher Codeדחיסות קוד גרף 1 - מענה על ידי זיכרונות הנדרשים כדי לייצג תוכנית - אשר מפחיתה את טביעת הרגל הזיכרון ואת רוחב הפס, יתרון קריטי במכשירים המוגבלים של כוח.

היתרונות של SAC מבוסס SoC במכשירים ניידים

הכחשה גבוהה יותר

היכולת של CISC לבצע פעולות מורכבות בהוראה אחת משפרת באופן דרמטי את צפיפות הקוד.לדוגמה, הוראה x86 כמו XFLT:0 משלבת עומס זיכרון, תוספת, ולאחסן במדריך אחד.במעבד RISC, זה עשוי לדרוש שלושה עומסים נפרדים, תוספת, וחנות. גבוה יותר פירושו פחות הדרכה להביא רוחב פס, צמצום צריכת חשמל דינמי על מעבד Front-end מחקרים הראו כי ניתן ל- x86 קוד דומה ל- 30-RM נמוך יותר מאשר 30.

צמצום צריכת החשמל באמצעות הוראות פחותות

הוראות קטנות יותר לבצע באופן ישיר להפחית את הפעילות בצנרת המעבד, מפספסים את ה-Cache, וגישה חיצונית לזיכרון.עבור מכשירים המופעלים על סוללות, כל ננוג'אול הציל ספירות.יכולת של CISC לשלב פעולות גם מפחיתה את מספר פעולות לשפוך הרשמה זמניות, עוד חיתוך אנרגיה.עם זאת, יתרון זה הוא קצבה - מעבדי CISC מודרניים מקודמים פנימי לתוך מיקרו-ספירה, אך לעתים קרובות יותר על פני הדור הכולל של ה-ה.

תאימות קוד יעיל ותוכנות Ecosystem

מערכת האקולוגית x86 כוללת עשרות שנים של תוכנה, כולל יישומי שולחן עבודה, קוד ארגוני מורשת ומיליוני בני-זוג קיימים.עבור מכשירים ניידים מיקוד במקרים של שימוש במפעל או בפרודוקטיביות (למשל, מחשבי מחשב 2-in-1, טאבלטים מחוספסים), תאימות CISC מאפשרת ביצוע של Windows, לינוקס ותוכנה ללא חיקוי מעל פני השטח של אינטל ושל Core M ניצלו את היתרון הזה בקטגוריות של מוצרים ניידים כמו חוברות אולטרה-סגולות ו-סגולות.

דרישות עיצוב טכניות עבור CISC Mobile SoCs

תכנון SoC מבוסס CISC עבור נייד דורש איזון זהיר של כוח, ביצועים ואזור (PPA) הסעיפים הבאים דלים לתוך החלטות ארכיטקטוניות מפתח.

מיקרו-ארכיטקטורה והדרכה צו

מעבדי CISC מודרניים מתרגמים את ההנחיות למיקרו-פעולה פנימית (μops) באמצעות שילוב של קודקודים קשיחים ומיקרוקוד ROM. עבור SoCs, מנוע קוד חייב להיות (FLT:0 Power-efficientsFLT:1 ועדיין מסוגל לטפל בהוראות באורך משתנה ללא דוכנים.

• Pre-decode caching (אחסון גבולות הוראה ו רמזים מיקרולופ)
• Macro-fusion (שילוב של הוראות משותפות למיקרוסקופ יחיד)
• מיקרו-op cache (הפחתת הטון עבור נתיבי קוד חם)

הם מועסקים כדי להפחית את הכוח הדינמי.ה ליבות Silvermont ו Goldmont של אינטל, המשמשות ב-Atom SoCs, לשלב קודים מתוחכמות של כוח-מודע שמשיגים יעילות של קרוב ל-RISC תוך שמירה על תאימות x86.

הוצאה להורג ויציאה

(הפיקים העמוקים וההוצאה להורג של OO) יכולים להגביר את הביצועים אך להגדיל את הכוח.עבור לנייד, מעצבים לאמץ עומק צינורות מתון (12-16 שלבים) ומנועי OoO סלקטיביים הממקסמים את הביצועים-per-וואט.טכניקות כמו FLT:0power gatingFLT:1 של יחידות ביצוע idle ו-FLT:2דינמית מתח ודרג (DS) משולבים בדרגה נמוכה כדי לחסוך אנרגיה.

זיכרון Hierarchy ו- Bandwidth Optimization

מצבי ההתייחסות המורכבים של CISC מדגישים את cache ו- Memory subsystem. Mobile SoCs מעסיקים רב-דרג cache Hierarchies (L1/L2/L3) עם prefetching אגרסיבי ו-writing-combining buffers.הקישור המשולב על שבבים על שבבים חייב לטפל רוחב פס גבוה הן מ- CPU והן משולב GPU (לעתים קרובות CISC כולל GPU חזק).

שילוב של Accelerators מיוחדים

מכשיר נייד מודרני של CISC משלב בלוקים קבועים רבים לצד ליבות CPU: מעבדי אות תמונה (ISP), יחידות עיבוד עצבי (NPU), אודיו DSPs, ומעבדים אבטחה. אלה מאיצים להתמודד עם משימות מיוחדות יותר ביעילות מאשר הליבה של X86 מטרות כלליות. יחידת ניהול הכוח של SoC (PMU) חייבת לתזזזזז את הפעילות שלהם ולהפחית את השעון כדי למנוע דליפות.

אתגרים עבור CISC Mobile SoCs

למרות היתרונות, SoCs ניידים מבוסס CISC עומדים בפני כמה מכשולים משמעותיים.

מורכבות עיצוב מוגברת ומרחב הסיליקון

ה-x86 הוראה מקודמת ו- microcoder תופסים שטח מת משמעותי - באופן חד-משמעי 15-25% של אזור הליבה. Mobile SoCs יש תקציבים שטח קפדני (לעתים קרובות <100 מ"מ עבור כל ימות) תהליכים מתקדמים FinFET עוזרים לכווץ גודל, אך המורכבות הפנימית של CISC מפענח מגבלות צפיפות בהשוואה ליבות RISC של ביצועים מקבילים.

מהירות השעון

מיקרו-ארכיטקטורה מורכבת מקשים על השגת מהירויות שעון גבוהות ללא כוח מופרז.עיצוב RISC יכול לעתים קרובות להשתולע בתדרים גבוהים יותר באותו מתח עקב לוגיקה פשוטה יותר.חברת CISC SoCs בדרך כלל לפעול בתדרים שיא של 2.5–3.0 GHz, בעוד מעבדים ניידים מתקדמים RISC (למשל, M-s) של Apple יכולים לעלות על 3.5 GHz בביצועים תוך שמירה על יעילות.

ניהול תרמית וביצועים סוסטנטיים

בסמארטפון דק, הניתוק תרמי מוגבל 2-5W מתמשך. הליבה CISC, גם כאשר מותאם, נוטה להיות בעל כוח דינמי גבוה יותר מאשר ליבות RISC שווה ערך.זה דורש התכווצויות אגרסיביות, אשר יכול להפחית את הביצועים עבור עומסי עבודה פורצים. מעצביs לפצות עם תצורה heterogeneous - ערבוב אחד או שני ביצועים גבוהים של CISC עם מספר רב של אנרגיה (קריברס) בסגנון היברידי קטן יותר.

« « « ⁇ ⁇ ⁇

למרות תאימות x86 היא יתרון, מערכת ההפעלה הניידת (אנדרואיד, iOS) הוא אופטימיזציה מאוד עבור ARM RISC. הפעלת יישומים אנדרואיד המיועד ARM על x86 נייד SoC דורש תרגום בינארי, אשר עולה ביצועים ועונשי כוח.פרויקטים כמו האודיני של אינטל (עכשיו deprecated) ניסו לצמצם את זה, אבל מעל פני (10-30% לאט) מחסום נשאר נרחב לאימוץ.

כתובת: Power and Performance Through Advanced Techniques

מהנדסים פיתחו ערכת כלים של שיטות כדי להפוך את CISC תחרותי בנייד.

תהליכי ייצור מתקדמים

באמצעות תחזיות FinFET האחרונות (7nm, 5nm, 3nm) להפחית את הדליפה וכוח דינמי.ה 10nm ו 7nm תהליכים מאפשרים טרנסיסטורים קטנים יותר המתגמלים מהר יותר עם מתח נמוך יותר, ישירות לטובת CISC SoCs. המעבר אל שער-כל-סביב (GAA) FETs בעידן 2nm ישפר יעילות נוספת.

דינמי וולט ותדירות גבוהה Scaling (DVFS)

SoCs ניידים מודרניים ליישם DVFS עם מאות מתח ונקודות תדירות לכל הליבה. PMU משתמש בדלפק ביצועים, חיישנים תרמיים, ותחזיות עומס עבודה כדי להתאים את המתח במיקרו-שניות.זה מבטיח כי ליבות CISC לפעול ברמת הכוח הנמוכה ביותר עבור דרישה בביצוע.

כוח GING ו-Time Gating

כוח רסיבי המנפח את מערך SRAM לא בשימוש, יחידות הוצאה להורג, ואפילו ליבות שלמות כאשר שעון idle. גלימת מונעים להתגלות של פיקסלים בהגיון לא פעיל.טכניקות אלה חשובות במיוחד עבור ליבות CISC, שיש להם מיקרוקוד גדול יותר ולוגיקה קודקודש כי אחרת דולפת באופן קבוע.

מחשוב heterogeneous ו- Task Migration

פיתוח ליבות ביצועי CISC עם ליבת יעילות קטנה יותר (כמו באגם אלדר של אינטל וארכיטקטורה היברידית מאוחרת יותר) מאפשר SoC להעביר משימות רקע ליבות הקטנות, חיסכון כוח. לוח הזמנים של מערכת ההפעלה חייב להיות מודע לסוגי ליבה כדי להקצות כראוי חוטים.זה גדול.LITTLE-inspired עיצוב הוא עכשיו מרכזי ל- CISCs מ- AMD ו- AMD.

הוראות קביעת אופטימיזציה

שיפורים ברמת מיקרו-ארכיטקטורה, כגון מאקרו-היתוך, מיקרו-פוז ונמלי הוצאה להורג רחבים יותר, מאפשרים מעבדי CISC לבצע יותר הוראות מחזור (IPC) תוך שמירה על כוח-מודע.המבוא של ההרחבה:0AVX-512FLT:1 (וורינרציה VNNI שלה) מאפשר AI מווקטורת ביסק, אשר יכול להיות יותר יעיל אנרגיה מאשר NPU מסוים לעבודה.

יישום אמיתי של CISC Mobile SoCs

Intel Atom ו- Core M

משפחת Atom של אינטל (Silvermont, Goldmont, Tremont) ואת Core M Y-series נועדו במיוחד עבור מכשירים ניידים בעלי כוח נמוך כמו טבליות, 2-in-1s, ומחשבים דקים. אלה SoCs לשלב X86 ליבות עם Intel HD גרפיקה, בקר זיכרון, ו / O ממשקים על אחד לאחרונה.

מעבדי ה-Ryzen Embedded ו- Mobile APUs

ה-"Zen" המיקרו-ארכיטקטורה של AMD, המשמש מעבדי Ryzen Mobile, הוא עיצוב CISC מודרני המשלב ליבות x86 חזקות עם גרפיקה גבוהה של ראדון (Phoenix) משיג יעילות משמעותית כוח באמצעות אריזה שבב ו 4nm ייצור.

ישעיהו השני ועתיד הסיכויים

VIA Technologies יצרה היסטורית מעבדים של כוח נמוך x86 לשימוש מוטבע ונייד.אדריכלות של ישעיהו II (טכנולוגיית Centaur) מציגה עיצוב 16nm, 8-core עם מאיץ AI משולב, מיקוד AI ותקני IoT הדורשים תאימות x86.למרות נתח השוק הוא קטן, הוא מדגים המשך עניין ב- CISC עבור נייד.

תחזית ל- CISC Mobile SoCs

הנוף ה- SoC הנייד מתפתח במהירות, ותפקידו של CISC יהיה מעוצב על ידי מספר מגמות.

בינה מלאכותית ושילוב Machine Learning

כמו על-ידי קידוד AI הופך להיות ubiquitous, CISC SoCs משלבים NPU ייעודי ורחבות וקטור וקטורת וקטורת וקטורת ה- XDNA של אינטל:0 (Intel® AI BoostuaFLT:1 (מנוע AI ייעודי ב-מטאורולוגי) ואדריכלות ה- XDNA של AMD הן דוגמאות.היכולת להפעיל מודלים מקומיים על x86, בעוד מאיץ כוח נמוך מאיץ יהיה מפתח אחר.

אדריכלות heterogeneous Architectures and Chiplets

מעבדי אינטרנט עתידיים של SoCs ישתמשו בעיצובים מבוססי שבב, שילוב אריחים תואמים של CISC עם ליבת RISC (ליעילות) ו מאיצים מיוחדים על חבילה רב-ידי-ידי-ידי-ידי-ידי אינטל מחסנים 3D של הטכנולוגיה וגישה השבבים של AMD מאפשרת ערבוב של אבני תהליך, המאפשרות CISC להיות בנוי על ביצועים גבוהים ללא ביצועים בזמן I / Occ שימוש נמוך יותר.

תחרות RISC-V ו- CISC הסתגלות

עלייתו של RISC-V כ- ISA פתוחה מהווה איום ארוך טווח, אך מערכת האקולוגית של CISC מספקת מכנה. להישאר תחרותי, ארכיטקטים של CISC ימשיכו ללוות רעיונות מ- RISC (למשל, קווי החזית הפשוטים יותר, מאקרו-op fusion) תוך הרחבת ISAs שלהם עם תכונות מודרניות כמו זיכרון עסקאות, אבטחה, ⁇ , קריפטוגרפיים, והוראות קריפטוגרפיים.

Power Efficiency Roadmaps

(הופנה מהדף IEEE) צופה שעד 2030, SoCs Mobile תשיג 50-100 GFLOPS/W. CISC עיצובים יצטרכו לסגור את פער היעילות עם RISC באמצעות דומיינים אולטרה-פרימיים-גרניים, נטייה גוף הסתגלותית, ו-ACMFLTs-Facting (IGNF) ממשיכה לעלות על יעילות של CLT2DFLT2: 0R לעומת יעילות xF3F3F3Fnova, אך ממשיכה ב-FDR.

מסקנה

עיצוב SoC מבוסס CISC עבור מכשירים ניידים הוא שדה מתפתח עדיין דינמי. בעוד ארכיטקטורות RISC לשלוט בשוק הסמארטפונים, CISC מציעה יתרונות משכנעים בצפיפות קוד, תאימות תוכנה, ורב-core באמצעותput עבור מכשירים ניידים מוכווני פריון.תגבר על אתגרים בשלטון, אזור, וניהול תרמי דורש יעילות מיקרו-אטורית מתקדמת, ייצור מוביל, ואינטגרציה חכמה של מאיץ'ר, בין השורות הניידות, ימשיך לפעול עם יכולת לוח-מחשבית ייחודית, כדי להמשיך את המורכבות החיונית, כדי להפעיל את המורכבות החיונית שלה, כדי לסבך חיוני כדי ל-ס.

לקריאה נוספת, לחקור את הסקירה של ה-FLT:0 (CISC סקירה על ויקיפדיה ⁇ FLT) 1:1, (FLT:2Intel Atom מעבדssveFLT 3: and aמפורט בניתוח של אדריכלות היברידית של אגם גל 4 אלדר:5).