אדריכלות: Core Data Pipeline for Deterministic Capture

כל גרף נתונים מהיר מתחיל עם נתיב נתונים - השרשרת הביקורתית שמניעה דגימות מסוף אנלוגי לאחסון קבוע.הלוח המצטבר של צינור זה חייב לעלות על הסכום של כל שיעורי ערוץ קלט על ידי שולי נוח להתמודד עם פרוטוקול מעל הראש, ⁇ , ופרץ תנועה.בחירת FPGA עם מספיק מהר Transceivers הוא ההחלטה הראשונה של Xilinx Ultracel +ale + להציע βx באופן מקסימלי עבור פונקציות GRC.

ניהול השעון תחת לכידת נתונים קבועים.שעון מאסטר יחיד, המופץ באמצעות רשתות שעון גלובליות בעלות נמוכה ונשלט על ידי לולאות ממונעות בשלב (PLLs) או מנהלי שעון מעורב, מבטיח כי כל ערוצי קלט מדגם ADC באופן סינכרוני (ב) עבור מערכות המשתרעות על ידי מספר לוחות או כ- chassis, פרוטוקולים כגון JESD204B / C מספקים עצלות וסינכרון באמצעות שעון ®X2xix2.

בחירת פלטפורמת ה-FPGA הנכונה: ביצועים מול עלויות

מבחר FPGA מסתכם כמעט בכל פרמטר עיצוב מטה הזרם. A Mid-range Artix-7 או Cyclo V עשוי לתבוע עבור ערוץ 4 ערוצים, 250 קונסולת MSPS כתיבה ל- SSD יחיד, אבל ניסוי פיזיקה באנרגיה גבוהה עם 64 ערוצים ב 5 GSPS דורש בתולהtex UltraScale+ או Stratix 10 עם זיכרון HBM ו- DSPs פרוסות.

  • מספר ומהירות של ג'יגהביט טרצ'י (GTY, GTH, או F-tile)
  • חסימת RAM (BRAM) או UltraRAM עבור על שבבים
  • זמינות של זיכרון גבוה פסוויד (HBM) או בקרים DDR קשיחים
  • PCI Express דור ו- Pathways ספירה עבור קישוריות מארחת
  • DSP פרוסה ספירה אם עיבוד אותות בזמן אמת (מסנן, FFTs) נדרש
  • גודל החבילה ו- I/O pin ספירה כדי להתאים ממשקי ADC מקבילים
  • מערכת תת-מערכת המעבד הארדודה עבור משק הבית והרשת

לוחות פיתוח כגון Xilinx F-Series devFLT:0ZCU104FLT:1 או IntelFLT:2Agilex F-Series devphveFLT 3 הם נקודות התחלה מצוינות עבור Prototyping. פלטפורמות אלה ארוזות במהירות גבוהה טרנזיסטור, DDR4 sockets, ו- FMCors, המאפשרת להביא במהירות גבוהה של המרת נתונים גמישים עבור מעבדי כוח פיקסל, 000 SDD.

אורכו של ADCs: JESD204B / C ו- LVDS

ממשק החזית מגדיר בעיקר את שיעור הנתונים הגולמי ואת המורכבות של קושחה של שלב FPGA.מודרני ג'יגה-סף השני אנלוגי-ל-דיגיטלי (ADCs) בדרך כלל להשתמש JESD204B או JESD204C ממשקים סידוריים כי זוג באופן טבעי עם FPGA Transceivers. ADC יחיד כמו AD9680 יכול לספק 1.25GS לכל היותר על פני ארבעה נתיבים, הדורשים תצורה מקבילה (R) ו-R) מערכת הקישורית (R) באופן טבעי (R) FPD).

בעת תכנון מותאם אישית PCB, אות השלמות על עקבות ADC-to-FPGA הוא מכריע.משום שליטה, חסימה באורך שווה, וביטול הולם להפחית שגיאות במהירויות מרובות-גביט.ליזום כרטיס FMC ידוע ממכשירים אנליסטים או טקסס מכשירים ניידים, בשילוב עם התייחסות HDL שלהם, יכול לקצץ את ההתפתחות על ידי חודשים ולספק בסיס תזמון מאומתי.

תגיות: Multi-gbit קישורים

בשיעורי נתונים מעל 10 Gbps לכל נתיב, אובדן ערוצים הופך לדאגה דומיננטית.Pre-emphasis ושווה הן את משדר והן המקלט חייב להיות מכוון. FPGA transceivers מציעים הסתגלות אוטומטית המאמת הגדרות שווה בזמן אמת. מעצבים צריכים להפעיל סימולציות IBIS-AMI מוקדם במחזור העיצוב כדי לאמת capacitors, באמצעות טיח, ו-reperreativesreatives עם מערכת ההפעלה הגרועהלחץ, עם , עם קיבולת הפעלה נמוכה יותר.

על שבבים ואסטרטגיות של Data Packing

מזרני דגימה רול לעתים רחוקות ללכת ישר לאחסון. FPGA חייב קודם לכן לקבוע את הנתונים - לארוז דגימות מרובות למילים רחבות יותר, נספח פעמיםtamps, להוסיף מזהה ערוץ, ודחוס אופציונלי או מסנן את הזרם.טכניקה נפוצה היא להשתמש תיבת הילוכים: בלוק ייעודי שמקבל חסימות אולטרה-מופץ יותר מ- CFOLs ו-160- 128 סיביות מתואמים את המילים האלה רוחב הזיכרון לטווח קצר לאחר מכן, כגון חסימת CUTFIX, כלומר, כלומר, כלומר, כגון חסימת שטח אחסון מאובטח יותר מ-Crepressic, כלומר, לחץ RAM קצר יותר מ-Fi בטווח של CPTL מ-Cremp-Crempremprempremprempremp-Cretexitr (מחדש) מ-Crepertware) מ-Crepertware, מ-Cremp-Cremp-Crempremp-Cremp-Cremprempremp-Crempremprepertmp-Cremp-Cremp-Crepertexitr-Creperty) מ-Creperty (מחדש, מ-Creperty-C

FIFO sizing הוא פרמטר כוונון קריטי קטן מדי, ואת המערכת overflows במהלך התפרץ כותב; גדול מדי, ואת FPGA רץ מתוך זיכרון על שבב. Simulation מודלים כי replay שנתפסו דפוסי תנועה הם בלתי נסבל עבור מחסנים הימני של נתונים מתקדמים (mFO-GSPS), אחסון ברמה שנייה ב- QRDR חיצוני או RRAM יכול לספק לשפוך כדורעף מרכזי לתוך זרם נתונים ארוך.

אדריכלות זיכרון: מ-DDR4 ל-HBM

מערכת זיכרון מעוצבת היטב היא המנוף של ביצועים מתמשך.רוב הגרפים משתמשים אחד או יותר חיצוני DDR4 SDRAM בנקים כדי לבנות חיץ מעגלי עמוק. A 64-bit DDR4-3200 ממשק משתמש בערך 25.6 GB / s של רוחב פס, מספיק כדי להתמודד עם מספר רב של ג'יגה-פרק-שניים של FPGA - בין אם ממוכר או מתווך של צד שלישי יכול להגביר את היעילות של DLCD2 ל-D.

עבור יישומים הדורשים רוחב פס קיצוני בגורם צורה קומפקטי, זיכרון גבוה פסים (HBM) המשולב בחבילת FPGA מבטל אתגרי PCB routing ומספק כמה מאות GB / s של גישה. HBM2e מציע עד 460 GB / s, בעוד HBM3 מטרות מעל 800 GB / s.S. סדרת HBMBM2 מציע לעתים קרובות יותר מתחים מרובים קירור HDR.

שימוש ב-LPDDR4 עבור Power-Consated Portable Loggers

עבור סוללות-פותח או יומני נתונים ניידים, LPDDR4 מספק אלטרנטיבה משכנעת ל- DDR4 סטנדרטי.הוא צורכת באופן משמעותי פחות כוח (עד 40% נמוך יותר) ומגיע חבילות קטנות שמתאימות לגורמי צורה מוחזקים יד. רוחב הפס הוא בדרך כלל נמוך יותר - סביב 17 GB / GB עבור ממשק 32 סיביות LDR4-3200 - אבל יישומים מתאימים כמו מנתח נייד או שטח-מקלט ארוך (R) עבור מעבדים).

על-פי-Fly Data Reduction: DSP ו-Compression in FPGA

הדגימות הגולמיות אינן תמיד מעשיות.A 16 סיביות, 10 GSPS ADC מייצרת 20 GB של נתונים לשנייה - הרבה יותר מכל SSD יחיד יכול להיות מעוות באופן רציף. FPGA יכול לשמש כמעבד משותף כדי להפחית את נפח הנתונים לפני אחסון.

  • Digital Down-conversion (DDC) עם decimation לשיעורי הדגימה הנמוכים
  • לרוץ מהר ארבעהייה הופך (FFTs) להקליט רק שיאים ספקטרליים ואת metadata שלהם
  • דחיסה ללא אובדן כגון LZ4 או דלה
  • החלת לוגיקה כדי להקליט רק אירועים שעולה על סף
  • ביצוע cascade integrator-comb (CIC) סינון עבור הפחתה רוחב פס

כלי סינתזה ברמה גבוהה (HLS) מאפשרים למהנדסים לא-טיפוס מהיר אלגוריתמים אלה ב- C++ ולאחר מכן למפות אותם ללוגיקה FPGA, מאיץ את מחזור העיצוב.לדוגמה, Vitis VLS של שיינס יכול ליצור צינור הזרמה FFT אשר מעבד נתונים בקצב קו, שילוב חלקה עם תשתית AXI4-Stam. בעת יישום שלבים מרובים, דוכנפיים לאחור כדי למנוע מגבלות לחץ על פני תזמון (כמו כן) כדי למנוע תזמון סגורות.

אלגוריתמים דחיסה ללא הפסד כמו LZ4 שימושיים במיוחד עבור זרמי נתונים נמוכים, כגון לאט לאט משתנה קוראי חיישן. FPGA יכול ליישם את הדחיסה בחומרה באמצעות טבלאות קטנות ומכונות מדינה, צריכת משאבים לוגיים מינימליים תוך השגת יחסי דחיסה של 2:1 עד 4:1 עבור נתונים אנטרופיים גבוהים יותר, דלה עם התשואות של Huffman coso לאחר מכן יכול מתון ללא המורכבות של שיטות דחיסה מלאה.

אחסון Interface: NVMe, Network ו-Aquiing Options

השלב הסופי מעביר נתונים מ- DRAM לאחסון קבוע. PCI Express הוא ה-Backhaul הנפוץ ביותר, המחבר את FPGA ישירות ל- NVMe כונן מוצק של NVMe FPPGAs כולל PCIe Gen4 או Gen5 בלוקים, המאפשרים מערך אחסון ישיר-מדבק ל-GVen 2 GB/s כותב לכונן.תצורה טיפוסית משתמשת ב- PCIe Root על FPGA, עם ממשק יחיד של NFP2, עם שבבים ו-R.

לחלופין, 10, 25 או 100 Gigabit Ethernet מספק כניסה רשתית-מקודמת, המאפשרת לנתונים להיות זרם לשרת מרכזי או מאגר בענן. Light Weight TCP/IP למנועי עומס (TOEs) או פרוטוקולים מבוססי UDP כמו RoCEv2 לעתים קרובות מיושמות ב- HDL כדי לעקוף את פני מערכת הפעלה מלאה.

עבור מערכות הדורשות מידע גבוה עם שקיפות נמוכה, פרוטוקול Compute Express Link (CXL) מבטיח שיתוף זיכרון cache-coherent שיתוף בין FPGA ו- CPU מארח, מפשט את ערימה התוכנה לניתוח נתונים.תקני זיכרון CXL (Type 3) ניתן להשתמש כמו מאגרי buffer משותפים, אם כי תמיכה FPGA בסיליקון עדיין מדביקה את הטרנד אחר הוא שימוש ב-Opericlinks, כגון אבטחה, או בקיצור, כגון פונקציות אבטחה, או יותר, או יותר, כגון אבטחה, או IPT.

מתודולוגיית פיתוח תוכנה: HDL, HLS ו-Verification

קושחה FPGA עבור מהירות גבוהה logging הוא בדרך כלל תערובת של חיבורים מבוססי יד וורג / VHDL עבור נתיב הנתונים ו HLS עבור בלוקים עיבוד. עיצוב מטופח משתמש סטנדרטי AXI4 כדי להצטרף מודולים, המאפשר שימוש חוזר ותחומים עצמאיים.המרכיבים העיקריים - ממשק ADC, פעמיםtamp, חפיצר, זיכרון, DMA, מנוע אחסון ופותח, כמו גם תכונות שליטה נפרדות.

Verification PCB צורכת את עיקר לוח הזמנים לפיתוח.גישה מצופה: בדיקות חד-ממדיות למקרי תזמון, סימולציה ברמת הפעילות של FPGA-in-the-loop בדיקות עם ADCs ומכשירי אחסון אמיתיים. כלים כמו QuestaSim או Vivado Simulator, בשילוב עם UVM (Universalology Verification), בדיקות מהירות ואימות להגדרות מהירות (IPTSD) לפני הפעלת סימולציה רציפה.

Instrumentation הוא לא ניתן להשגה.כל מודול צריך לחשוף מעמד ואת אותות debug שניתן לכופף באמצעות כלי ספקים כמו ChipScope או SignalTap. בריצה, בדיקות אלה יכולות לפקח על רמות מילוי FIFO, מעמד קישור ודלפק שגיאות, המאפשר אבחון מהיר של חלוקי חי או תנאי זרימה.

התפלגות השעון ו- Multi-Channel SynSyncization

כאשר כניסה מעשרות ערוצי סינכרונכרן, ארכיטקטורת התזמון חייבת להבטיח את יישור הדגימה בתוך פיקו השניות. תוכנית טיפוסית משתמשת שעון הפניה מרכזי המופץ דרך עץ שעון, עם כל ADC ו transceive המשויך שלה מקבל שעון מתאים ומערכת ההתייחסות (SYSREF עבור JESD204). מנגנוני היטלסטיים סטנדרטי JES204 מאפשרים את FPGA להסתגל לכל הקישורים ה-F ל-F ל-JREF ל-JREF ל-JREF ל-JREF ל- JREF ל- JESD204 נמוך כדי למנוע למערכות ה- JESD204.

עבור מערכות שאינן יכולות להשתמש ב-JESD204, אותות גורמים חיצוניים וזמניים של טימפ בלוגיקה FPGA יכולים להשיג תאימות תת-שנתית הרץ, רשת השעון העולמית של FPGA חייבת להיות מצופה בזהירות למנוע את ההפרות זמן, והשימוש ב- I/O מעכב אותות פרימיטיביים (IOKY) יכול להתאים באופן עדין לזמני ההגעה של FPGA - יצירת אפקט של שעון כפול:

Power Delivery, Thermal Design ו- Physical Layout

FPGAs במהירות גבוהה ו- ADCs שואבים כוח משמעותי, לעתים קרובות 30-80 W עבור FPGA לבד. Efficient Power Supply עיצוב עם מטענים נקודה של עומס ומניעה קפדנית מונעת תנודות מתח שיכולה ליישב פעולה transceive. Power Sequencing חייב לעקוב אחר דרישות ה-RAPR של יצרנית ה-FPGA כדי למנוע קיבולת של latchup-לדוגמה, מתח רכבת גמישה (NT) בדרך כלל, לחץ אווירי תיבות של כוח (NV).

ניהול תרמי הוא מאתגר באותה מידה. פאסיבי תנור יכול מספיק עבור 25 עיצובים W, אבל ביוגר ביצועים גבוהים לעתים קרובות דורשים קירור אוויר או אפילו קירור נוזלי כאשר זיכרון HBM הוא על הסיפון.עיצוב המתחם לערוץ אוויר על פני הדינמיקה של FPGA ואת קצה החזית ADC כדי להפוך חיישנים בתוך ה-FPGA כדי לעקוף ביצועים overtempreture הם סטנדרטיים של סימולציה פיזית של s (D) כדי להפוך את ה- CRic) כדי להפוך את ה-Dicial של חומרים גמישהטמפרטורה (D) כדי להפוך את ה- CR) כדי להפוך את ה- CRicial של סימולציה של סימולציה של s) כדי להפוך את ה- CRicial קירור יעיל יותר ויותר חזק יותר ויותר חזק יותר ויותר חזק יותר ויותר סימולציה של phos) כדי לשמור על ידי מעצבי תיבות של סימולציה של חום (D) כדי להפוך את ה-DRicial קירור (מחדשניים) כדי להפוך את ה- CRicial של phos) כדי להפוך את ה- CRicial של סימולציה של סימולציה של סימולציה של סימולציה של סימולציה של סימולציה של סימולציה של סימולציה של ⁇ phos) כדי

בחירת Capacitor ומיקום ליד FPGA כוח pins הוא קריטי. נמוך-ESR קרמיקה capacitors (MLCCs) ב 0402 או 0201 חבילות צריך להיות ממוקם קרוב ככל האפשר לעוצמה וכדורים קרקעיים. A ערבוב של ערכי capacitance (1 μF, 0.1 μF, 0.01 μF, 1000F) עוזר לשמור על רמה נמוכה על טווח אלקטרו-זמני גבוה.

יישום אמיתי-עולם: מפיזיקה ועד מסחר

FPGA מבוסס נתונים יומני מצאו בתים בחלק מהסביבות התובעניות ביותר.בפיזיקה חלקיקים, ATLAS ו- CMS בניסויים ב CERN משתמשים אלפי לוחות FPGA כדי לקרוא גלאיים מהירים ולהקטין את נתוני קטבליטיום בזמן אמת.מערכות טלמטריות חלליות תלויות ב-FPGAs סובלני קרינה כדי לתעד פרמטרים ווידיאו ללא תקלות גבוהות.

בתקשורת אלחוטית, תחנות בסיס MIMO מסיביות להשתמש FPGA לוגגרים ללכוד זרמי מרובות-אנטנה עבור פיתוח אלגוריתם לא מקוון של אלגוריתם הדמיה רפואית כמו אולטרסאונד ו MRI מעסיקים FPGAgers כדי לרכוש נתונים טרנספורמטיביים גולמי לפני שחזור תמונה.אפילו אימות אוטומטי של מכשיר ה- MSCD מבוסס על קידוד מהיר גבוה כדי להקליט GHz-banddth כיפי מספר פעמים במהלך בדיקות של שבבים חד-חמצני.

המשותף העיקרי ליישומים אלה הוא הצורך בלכידת סלקטיבית, גבוהה, שאי אפשר להשיג עם מערכות מסורתיות המבוססות על מעבד.FPGAs לספק את המקבילות הדרושות ובקרת שקיפות נמוכה כדי לענות על דרישות התזמון הנוקשות של מקרים אלה.

מגמות עתידיות: AI, Optical I/O ו- Open-Source

הנוף FPGA מתפתח במהירות.מכשירים חדשים להטביע מנועי AI ומערכת תת-מערכתי קשיחות של מעבד לצד לוגיקה בת קיימא. Xilinx Versal ACAPs כוללים רשת-on-chip להעברת נתונים ביעילות בין אריחים תואמים, אידיאלי עבור גרפים אינטליגנטיים שסווגו אירועים על גבי מטוס לפני האחסון של אינטל.

בצד הזיכרון, Compute Express Link (CXL) מתפתח כקישור קומבינציה שיכול לאפשר לוגאגרים FPGA לשתף זיכרון עם מעבדים מארחים, טשטש את הקו בין רכישה ועיבוד. ממשקים אופטיים, הן שבב-to-chip והן שבב-to-storage, הבטחת להפחית את כאבי ראש האות ולהגיע ל-NValph:0Veration for the Openericerance for the Memory for the Memory for the Memory and click to the Memory for aliance for action for action for action for a new Zone (NV-Mevance) ממשיכה לפתח over aligance for aligance for a 1V-me-me-me-me-me-me-me-me-me-mevance for a Reliance to-me-me-me-me-me-me-mep.

לבסוף, מערכת האקולוגית RISC-V מתחילה להופיע ב-FPGA Toolchains, המציעה מעבדים רכים קוד פתוח שיכולים לנהל משימות בית ללא דמי רישיון קנייניים.שילוב של חומרה קוד פתוח וכלים בקוד פתוח HDL (כמו Yosys ו-Nextpnr) מוריד את המחסום לכניסת עיצובים סטנדרטיים של FPGA.

Best Practices for Production-Ready Designs

פרויקטים של לוגר מהיר מוצלח לשתף כמה פרקטיקות נפוצות.התחל עם מודל מדויק של זרימת נתונים כי חשבונות עבור כל overhead - ארז ראשים, סיבולת, זיכרון רענון, ו- SSD ספוילרי שימוש בגליון או ב- Python כדי לחשב את ה-במקרה הגרוע ביותר ו טיפוסי דרך לוחצים בכל שלב צינור.

מסמך הארכיטקטורה ביסודיות, כולל דומיינים של שעונים, אסטרטגיות איפוס, ואת פורמט המדויק של נתונים מאוחסנים, כך צוותי תוכנה מטה הזרם יכול לשחזר במדויק את דגימות ואת תערובות ערוץ.תוכנית עבור upgradability: לוגיקה מילואים ו / O מרחב עבור ניהול ערוץ מחוץ לפס (כמו UART או Ethernet) המאפשר עדכוני קושחה ו ניטור בריאות ללא להפריע לדרך הנתונים העיקרית.

מסקנה

FPGA מבוסס נתונים במהירות גבוהה מיזוג אדריכלות חומרה, אות יושרה, הנדסה קושחה ושילוב מערכת לתוך משמעת אחת. על ידי בחירת רכיבים, ניהול שעונים, מתפתל נתונים באופן אינטליגנטי, ו פונות עם אחסון מהיר, מעצבים יכולים לבנות יומנים כי לשמור על קצב עם החיישנים המהירים ביותר בעולם. כמו טכנולוגיית FPGA ממשיכה לספוג זיכרון, AI, מאיץ אופטי, וקישוריות אופטית, בין קו אחסון פשוט, אשר יהיה מסוגל ליצור ביטחון עצמי בכל פעם, אשר יהיה מסוגל לספק את כל אחד עם מערכת אחסון יעיל יותר חזק יותר, עם כל פעם, עם מערכת פשוטה, עם כל אחד.