בעיית השמנת יתר באוטומציה התעשייתית

רצפות ייצור, תחנות כוח, ומתקני תהליכים ברחבי העולם מלאים במכונות שפועלות באופן אמין במשך עשרות שנים. אלה עבודות עבודה - הטלת מסילות, מערכות שידור, מושלים טורבינות, וכורים כימיים - הונדסו לארוך, אבל ממשקי התקשורת שלהם משקפים את עידן העיצוב שלהם.הם חסרי Ethernet, USB, או כל יכולת רשת מודרנית במקום, הם מתקשרים באמצעות אוטובוסים קנייניים, נמלים מקבילים, ואפילו מטבוליזם של ייצור חכם של חומרים אלה הפך לממשק תפעולי, ולא לממשק תפעולי של חומרת, ולא ל- 4.0 פעולות אוטומטיות.

הקושי העיקרי הוא במגוון העצום והעקביות של פרוטוקולים מורשת.יש מכונות שמתקשרות באמצעות Modbus RTU על RS-485. אחרים משתמשים בפרוטוקולים סינכרוניים ספציפיים עם דרישות תזמון מיקרו-שניות. טווחי אותות חשמליים מ-5V TTL ל-24V לוגיקה תעשייתית. Documentation קיים לעתים קרובות רק כמדריכים דונמים או זיכרונות מהנדסיים.

האתגר גובר על דרישות התזמון הרציונאליות.בקרים מורשת רבים מצפים לתגובות בתוך המיקרו-שניות.חלון תזמון חסר התזמון יכול לגרום לעיכובים בטיחותיים או לייצר חלקים פגומים.מיקרו-בקרים מסורתיים הפועלים במחסני תוכנה נאבקים לעמוד בלוחות הזמנים האלה, במיוחד כאשר מטפלים בפרוטוקולים מרובים בו-זמנית.FPGAs, עם המקבילה ברמת החומרה שלהם, לספק נתיב מציאותי ללא צורך במכונה מלאה.

יתרונות FPGA עבור Legacy Interface Design

FPGAs משלב עיבוד במקביל, קביעת מצב חומרה, ו- I / O גמישות בדרכים שפתרונות מבוססי מיקרובקר לא יכולים להתאים.בניגוד למעבד בעל יכולת גבוהה אשר מטפל בהפרעה אחת בזמן, FPGA יכול ליישם מספר רב של בקרים פרוטוקולים בו זמנית בלוקים לוגיים ייעודיים. שבב יחיד יכול לפקח על קוד מהיר תוך bit-Bing זרם סדרתי איטי ומייצר שעון, ללא אות תעשייתי, שבו הוא עדיין בטווח החומרה.

FPGAs הם גם reprogrammable מטבע התקשורת להתפתח, אותו מכשיר ניתן להגדיר מחדש כדי לתמוך פרוטוקולים חדשים ללא שינויים PCB.זה עתיד-הוכחה ההשקעה ומאפשר שדרוגים שדה באמצעות עומסי קושחה פשוטים.עבור מנהלי התקנים העוסקים בסביבות ספקים מעורבים, לוח ממשק אוניברסלי מבוסס FPGA יכול לשרת מכונות מרובות על ידי טעינת bitstream המתאים.

משפחות FPGA מודרניות משלבות תת-מערכות הפעלה קשיחות של מעבד, כגון ARM Cortex-A ליבות, שיכולה להפעיל לינוקס ולעמוד בערימות מורכבות ברשת, בעוד שהלוגיקה המתוננת מנהלת בזמן אמת I/O. ארכיטקטורת SoC FPGA היברידית זו מספקת גמישות לפרוטוקולים ברמה גבוהה, לצד קביעת חומרה לתפקודים נמוכים, קריטיים.

יתרונות FPGA מעשיים עבור יישומים תעשייתיים

  • עיבוד מקביל:0 (Real-time-time עיבוד:FLT:1reas פרוטוקול ערימה מרובים לרוץ במקביל עם שקיפות מובטחת, קריטי עבור תרחישים תיאום רב-מכונה.
  • (FLT:0) תצורה I/O:Figal 1 מיפוי, תקני מתח (1.8V, 3.3V, 5V-סובלנית), ועוצמה הנהיגה ניתנת להגדרה כדי להתאים אוטובוסים ללא שינויים ברמה חיצונית ברוב המקרים.
  • (FLT:0) זמינות מחזור חיים: משפחות FPGA ממוכרים גדולים בדרך כלל נשארים בייצור במשך 15 שנים או יותר, בהתאם לציפיות של מחזור חיים תעשייתי.
  • תכונות אבטחה:0 (FLT:1Build-in AES הצפנה והגנה על אימות מפני שיבוט או טמפינג, יותר ויותר חשוב במערכות תעשייתיות מחוברות.
  • (FLT:0) קונסוליה: FLT:1 FPGA יחיד מחליפ לעיתים קרובות מספר ASICs, משמרות ברמת הדרגות ורכיבי לוגיקה דבק, צמצום עלויות ומרחב הדירקטוריון.
  • (FLT:0) זמני תגובה אובייקטיביים: פעולות לוגיקה 1FLT:1 קשות, כל כך גרוע עצלות ידועה ומוגדרת - לא מערכת ההפעלה ג'ייטר או שפם מפספסים להפריע.

Common Legacy Interfaces ופרוטוקולים

לפני תחילת עיצוב, חשוב לקטלוג את הנוף התקשורתי לעתים קרובות נתקלו.אלה בדרך כלל נופלים לתוך רצף, מקבילה, אנלוגי או דיסקרטית דומיינים. פרוטוקולים Serials כולל RS-232, RS-422, ו RS-485 נשארים עמוד השדרה של אוטובוסים תעשייתיים, אבל ה-Bralayer גבוה יותר יכול לנוע בין ASCII פקודות מורכבות עם CRC Modbus RDF ו-RLCI הם לעתים קרובות יותר כמו מעבדי רגיל של CNC-C.

ממשקים מקבילים מופיעים לעתים קרובות באוטובוסים אחוריים כגון VME, Multibus, או STD Bus, שבו נתונים, כתובת וקווי בקרה חייבים להיות נתפסים כמילים שלמות בתוך חלון סטריבה.כמה מכשירים מורשת מקבילה נתונים 16 סיביות עם אות מוכן נתונים, הדורש זיהוי מדויק ולחיצת חיישנים להגדיר לאחור, כמו ההתקנה וזמני תחזוקה עשויים להיות נמדדים בעשרות של ננו השניות יכול ליישם את דרישות אוטובוס מקוריות או לתקן את התקנים מודרניים.

ציוד מורשת Analog משדר את המשתנים בתהליך כ 4-20 מ"א או אותות 0-10V. אותות אלה דורשים המרה דיגיטלית, סף, ומדפי לפני מיפוי לשדהבוס. FPGAs יכול לשלב ADCs רך באמצעות מודציה דו-ממדית מתגי מתאם חיצוני, או ממשק ישירות לממירים חיצוניים באמצעות SPI או מקבילות.

שיקולים של עיצוב מעורב

כאשר ציוד מורשת מתאמצת מתחים אנלוגיים, ה-FPGA עצמו הוא דיגיטלי, כל כך חיצוני ממירים ADC נדרשים בדרך כלל. עם זאת, FPGAs מודרני עם יכולות אנלוגיות-לדיגיטליות בנויות-ל-דיגיטליות, כגון XADC של משפחת AMD Zynq, יכול באופן ישיר לנסח אותות עבור ניטור או בקרה סגורה-פרטיבית, יש עדיין לשלם כדי לקרקע, בידוד, וחסינות מפני ש-xGADGIXLGIXLS, בעוד ש-DICDICDS, כדי להגן על ידי FPDEXOSTOSTOSTOSTOSTOSTFICSTFICSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTOSTICTORS, על ידי FPDS, על ידי FPDEXITTORS, על ידי FPDEXITTORS, תוך כדי הגנה על ידי FPDEXITTORS, כדי הגנה על ידי FPDEXITTORS, על ידי FPDEXITTORS, על ידי FPDEXTSTICTORS, על ידי

אתגר נוסף מעורב בסימן כרוך בתת אות עבור thermocouples ו RTDs. צומת קר פיצוי הליניזציה מבוצעת בקלות בתוך FPGA באמצעות טבלאות חיפוש או תשואות פולינומיות המיושמות ב פרוסות DSP. גישה זו מדגימה את המעבד הראשי ומבטיחה מדידות עקביות, חוזרות ונשנות בכל המכונות.

FPGA Interface Designמתודולוגיה

1. הנדסה הפוכה ותיעוד

השלב הראשוני הוא לעתים רחוקות זוהר אבל הוא קריטי לחלוטין: להבין את הממשק הקיים.אם תיעוד מקורי זמין, בדיקת דיאגרמות תזמון, רמות מתח, דפיקות מחבר, מכונות מצב פרוטוקול אם תיעוד אינו זמין - מצב משותף - מהנדסים חייבים להשתמש בניתוח לוגי, אוקטיוסקופים, לנתח את התנועה ללכידת ולפענוח.

בשלב זה, מתעד מגבלות סביבתיות כולל טווח טמפרטורה תפעולי, רמות רטט, חשיפה להפרעות אלקטרומגנטיות, ואספקת חשמל זמינה. Legacy לעתים קרובות שוכן בסביבות קשות שבהן לוחות ברמה המסחרית יכשלו במהירות.בחירת רמות תעשייתיות-טווח FPGA מדורג עבור -40 מעלות צלזיוס ל +100°C הוא דרישה בסיסית, יחד עם ציפוי תואם אם לחות או אבק נוכחים גם את המאפיינים החשמליים של המורשת אוטובוס מקסימלית, כולל דרישות אורך כבל או קבוע זה.

2. הגדרה אדריכלית וחלוקת

עם דרישות פרוטוקול שנקבעו, צוות העיצוב ממפה את הארכיטקטורה הפנימית של FPGA. ממשק טיפוסי כולל ממשק שכבה פיזי, מודול פרוטוקול, זיכרון חיץ, ואת הליבה תקשורת אחורית בצד הרשת המודרנית.השכבה הפיזית עשויה לכלול גשרים תצורה I / O בנקים להגדיר למתח הנכון, oversampling עבור אותות נקיים, ו- glitching פילטרים.

החלטות חלוקתיות משפיעות הן על הביצועים והן על התחזוקה.המשך מודולים בשילוב עם ממשקים מוגדרים היטב מאפשר למנועי פרוטוקול בודדים להיות בשימוש מחדש על פרויקטים שונים.לדוגמה, מנוע גנרי מדולבוס יכול להיות ארוז כמו הליבה IP ופרמטרים עבור שיעורי בודה שונים, לרשום מפות, ותצורה של UART.חשב אם מעבד רך כגון MicroBze או Nios II צריך לכלול פחות כדי להתמודד עם פרוטוקולים אמיתיים.

RTL Coding וסימולציות

עיצוב רמת הרישום-העברה נתפס ב VHDL או Verilog. עבור הצד הפונה למורשת, תשומת לב מיוחדת חייבת להיות נתונה ל metastability, מעבר לתחום השעון, וקלטים סינכרוניים.כל האותות החיצוניים חייבים לעבור דרך לפחות שני אלמנטים של סינתזה פיפפה לפני השימוש ב- PFPI.אם הפרוטוקול משתמש בסימן רגישות, גלאיטים צריכים להיות מיושם בזהירות כדי למנוע מ-FART וידאו קצר על מנת להתחיל מחדש של 16 ליטרים פשוטים.

סימולציה ממצה תחת הצלחה. ליצור ערכת מבחן כי לשחזר את עקבות ההתייחסות המוזהבת שנתפסו כמו גירוי ומשווה את התגובה של FPGA ביטח נגד פלט צפוי.בדיקת תיקוני קורנל צריכה לכלול הזרקת גליצ'יק, קצב בודה תואם, שגיאות מכופות, וסימולציה תרמית של פרמטרים תזמון.

4.התמכת על FPGA Development Boards

לאחר שסימולציה עוברת, הגיע הזמן לאבטיפוס. Off-the-shelf FPGA לוחות פיתוח של Terasic, Digilent, או ערכות הערכה של ספקים להאיץ את הצעד הזה.הדירקטוריון צריך להיות מספיק המחברים I / O, לעתים קרובות באמצעות FMC או HSMC, כדי לממשק עם לוח פורץ מותאם אישית המקשר ציוד מורשת.זה שובר בתים מתרגמים, בידוד, והפסקתי נגד השידור כדי לחשוף בעיות לא צפויות, לא צפוי.

במהלך Prototyping, ליישם לוגיקה עצמית במבחן עצמי בתוך FPGA. BIST יכול ליצור דפוסים ידועים על האוטובוס המורשת ולעבור אותם בחזרה בתוך או חיצוני, המאפשר אימות מהיר ללא המכונה בפועל.בנוסף, מזרקת ליבה לוגיקה פנימית מנתחת ליבה כגון Xilinx של לוגיקה משולבת לוגי Analyzer או של אינטל לעיין אותות פנימיים בזמן אמת.

5.אינטגרציה וניסויים בשטח

לאחר אימות מעבדה, לחבר את ממשק FPGA למכונת מורשת היעד.אינטגרציה ראשונית צריכה להיות בפיקוח עם המכונה להציב במצב בטוח, idle. Gradually לאפשר רכישת נתונים תוך ניטור כל אותות התפוקה עם oscilloscopes. מערכות מורשת רבות אינן סובלות תשובות שגויות - ACK מעורר תנועה מסוכנת.

בדיקות שדה חייבות לכסות ניתוח יציב של המדינה יחד עם רכיבה על חשמל, תנאים חום, ותרחישים אורך כבל מקסימלי.זיכרון תצורת FPGA תצורה צריך להיות חסין על glitches.שימוש bitstreams מוצפנים ומוצפנים עם תמונות זהב נופלות מבטיח המכשיר לעולם לא לבנים עקב עדכון מושחת.עיצוב הממשק כך שאם ה-FPGA נכשל, המכונה ממשיכה לפעול במצב המקורי שלה או לא מצליח לרשום עקבות פנימיים של מערכת הבקרה של קודמונאלית לעתים קרובות.

אינטגריטי אות וניהול EMI

סביבות תעשייתיות מלאות רעש אלקטרומגנטי ממנועי, כונן משתנה והחלפת כוח. FPGA I / O pins ניתן להגדיר עם שיעור סלואו, כוח כונן, על ידי הפסקת היד כדי לשפר את איכות האות. עבור ריצות כבל ארוך, אותות שונים באמצעות RS-485 או LVDS הוא המועדף.הסימן הדיגיטלי של FPGA יכול ליישם סימנים דיגיטליים נמוכים על גבי מסנמיצים חשמליים, למנוע אותות שונים על גבי צמיגים מגנטיים קצרים, או על גבי מזהמים מגנטיים.

כאשר ציוד המורשת עצמו מייצר רעש משמעותי, לשקול להשתמש במאגר מתכת עבור לוח FPGA עם הזנה דרך capacitors על כל קווי I / O. Cable צריך להיות לסיים 360 מעלות בשני הקצוות. אסטרטגיות שעון חשוב גם - להשתמש oscillator חיצוני נמוך ג'י יותר מאשר הפניה חיצונית צולב אם נדרש, ועין מעקב כמו שידור.

כדי לקדם את העיצוב נגד פריקה אלקטרוסטטית, להוסיף קטעי טלוויזיותS על כל קו אות חיצוני. FPGA I / O בנקים לעתים קרובות נבנות הגנה ESD עד 2 kV תחת מודל גוף האדם, אבל סטנדרטים תעשייתיים כגון IEC 61000-4-2 דורשים שחרור מגע של 8 kV.

בניית הרשת המודרנית חזרה-סוף

בעוד שהצד המוסף דורש טיפול מותאם אישית, צד הרשת המודרני צריך להיות מבוסס סטנדרטים כדי להקל על שילוב עם SCADA, MES או שירותי ענן.בדרך כלל, FPGA מתחבר ל- Ethernet PHY וליישם TCP / IPload עם לוגיקה באמצעות ליבות רכות או מערכת מעבד קשה ב-SoC FPG כמו AMD Zynq או Intel Agilex.

עבור מתקנים שבהם רק ניטור פשוט נחוץ, ה-FPGA יכול לשרת ישירות ממשק אינטרנט תגובתי באמצעות ערימה של TCP קל משקל שרת HTTP המיושמת בלוגיקה, אם כי זה מורכב יותר. A דרך מעשית יותר היא לחבר את FPGA באמצעות SPI או UART כדי לזהות מחשב בעל משקל נמוך, כגון Raspberry Pi או BeagleBone כי מטפל גבוה יותר שכבת רשת.

יכולות רשת רגישות בזמן הופכות חשובות לשליטה בתנועה מתואמת.כמה משפחות חדשות יותר של FPGA SoC כוללות נקודות קצה משולבות של TSNN, ומאפשרות למכונת המורשת להשתתף במערכות מרובות-אקסיריות עם ג'טר תת-מיקרו-שני. העריך אם היישום דורש פרוטוקולים מעודכנים כגון ProFINET IRT או EtherCAT, שניהם ניתן ליישם ב-FPGA זמין באמצעות לוגיקה.

תחזוקה ואסטרטגיות עדכון מרחוק

אחת החוזקות הגדולות של FPGAs היא יכולת עדכון מרחוק.מערכת מעוצבת בקפידה יכולה לקבל bitstreams חדשים ברשת, לאמת את השלמות שלהם, ולבצע אותם לפלאש ללא כוונות. תמיכה מרובה-boot מאפשרת FPGA ליפול בחזרה לתמונה ידועה-טובה אם החדש נכשל.זה מאפשר שדרוגים ללא מהנדס באתר.

Embeddd LEDs ו debug UART נגיש דרך נמל תחזוקה.כאשר מפעיל מכונה מדווח התנהגות לא נכונה, צוות תחזוקה יכול לקרוא ניגודים שגיאות, סטטיסטיקות אוטובוס, ופעמים טובות האחרונות ישירות מן הרשומות הפנימיות של FPGA. גישה זו מבוססת נתונים מקטין את זמן ההחזקה החסד: אם מודול לא קריטי, צריך להמשיך את הממשק של מערכת ההפעלה באופן עצמאי של המערכת, במקום לחץ דם זה יכול להיות מופעל על ידי מכשיר ההגיון.

מחקר: החל משנת 1980 CNC Lathe

דוגמה אמיתית של עולם ה-PCP ממחישה את העקרונות האלה בפעולה. A 1980s CNC lathe השתמש קישור סדרתי סינכרון קנייני בין בקר ו-servo Drive. הפרוטוקול שנשלח פקודות עמדה כ-16 סיביות כל 200 מיקרו-שניות על אוטובוס בן ארבעה חוטים באמצעות דחף לוגיקה 5V.הממשק החדש נבנה על גבי לוח זמנים של Intel VC. ה-FPGA מיושם מקלט שלמעלה מהתמדגם בזרם הכפול של MAT, אשר , כולל את התבנית המקורית, אשר ®DC.

דוגמה זו מראה כיצד ממשקים מבוססי FPGA יכולים להתגבר על שכבות של obsolescence, המרת מכונות מבודדות לתוך נכסים דיגיטליים משולבים לחלוטין.המפתח היה היכולת של FPGA לחקות פיזית את רמות התזמון המדויק ואת רמת המתח של האוטובוס המקורי, ולאחר מכן מתורגם בצורה חלקה לפרוטוקול Ethernet מודרני עם דיוק מיקרו-שני.הצוות הוסיף גם מצב בטוח שבו FPGA היה לטעון לאפסת חומרה על ה-אוסטרורציה על גבי ה-ידי מכשיר לא-זמנית, אם לא היה מקבל מיקום תעשייתי מודרני של דגם סטנדרטי של דגם סטנדרטי של התקן תעשייתי עם דיוק מיקרו-זמנית של דגם של דגם של המערכת.

בדיקות ואימות הטוב ביותר

בדיקות Robust משתרעות מעבר לאימות פונקציונלי.זה חייב לכלול הזרקת תקלות בכל הרמות: חבילות מושחתות, ביטים תקועים, דיפוס חשמל, סחף שעון והתערבות אלקטרומגנטית. השתמש במחוללציה דיגיטלית כדי לשחזר תרחישים אוטובוס הגרועים ביותר.לפתור את ההתנהגות של הממשק במהלך FPGA מחדש, אך מבטיח כי המכונה נושאת מצב גבוה של אימות שאינו גורם להפעלה בלתי צפויה של החיים, כולל בדיקות טמפרטורה 61000 -2, אך דורש לעתים קרובות, אך ורק בתנאי ניתוח בטיחותי של מערכת ההפעלה של ESD, כולל דרישות מהירות.

אוטומטי את חבילת המבחן רגרסיה ככל האפשר. צור רתמה מבחן המחברת את אב הטיפוס FPGA לאוטובוס מורשת מדומה, כגון FPGA שנייה הפועלת בפרוטוקול המקורי, ורץ מיליוני עסקאות תוך הזרקת שגיאות.מידת הכדאיות, באמצעות חישוב, ושיעורי זיהוי שגיאות. Document Pass או נכשלים עבור כל מקרה מבחן וקישור אותם לדרישות.זה לא רק מוכיח את העיצוב מספק גם תכונות מתמטיות, אלא גם תכונות אסטרטגיות אסטרטגיות אסטרטגיות אסטרטגיות ספציפיות של אבטחה.

פיתוח עתידי עם טכנולוגיית FPGA

בעוד צמחים תעשייתיים מאמצים מחשוב בינה מלאכותית וחודנית יותר, התפקיד של FPGAs באינטגרציה מורשת ימשיך לגדול. FPGAs יכול להופיע על-ידי עיבוד נתונים , כגון ניתוח רטט באמצעות FFT, ישירות בממשק המכונה, צמצום עומס נתונים על רשתות upstream.עם כניסת כלי קוד פתוח וזמינות הגוברת של ליבה פתוחה, מחסום לרישום יקר של אנרגיה, כגון כוח מכרה, כוח FPGA, ועוצמה יעילה של כוח FPGA.

במבט קדימה, השילוב של ליבות רכות RISC-V עם בדים FPGA ייתן למעצבים אפילו יותר גמישות ליישם מעבדים מותאם אישית עבור האצה פרוטוקול מורשת. RISC-V ארכיטקטורות מאפשרות לחברות להימנע ממעבדים של מנעול-אין-בעיצוב המותאמים לצרכים הספציפיים שלהם. Simultanely, דחיפה לתאומים דיגיטליים כי כל חלק של ציוד, ללא קשר לגיל, יש ייצוג וירטואלי בזמן אמתי ומהנדסים מבוססי-GA.

עיצוב ממשקים מבוססי FPGA עבור ציוד תעשייתי מורשת הוא ביסודו אמנות רב תחומית.זה משלב הנדסה הפוכה, עיצוב דיגיטלי, ניתוח של יושרה אות וידע רשתות תעשייתי.כאשר מבוצע בזהירות, גישה זו הופכת מכונות שקטות ומבודדות לנכסים מחוברים, אינטליגנטיים שעדיין תורמים פרודוקטיביים בנוף ייצור דיגיטלי יותר ויותר.