הדחף ל-High-Resolution Radar

סביבת הקרב המודרנית, סביבת בטיחות הרכב, ומשימה של ייצוב כדור הארץ כל מערכות מכ"ם הביקוש שיכולים לפתור מטרות עם בהירות בלתי צפויה טווח, היא קשורה באופן יסודי לפס רוחב פס: גל אחד של GHz נותן החלטה תיאורטית של 15 ס"מ בלבד, המאפשרת לאפליה של אובייקטים מעוקלים, זיהוי של תכונות מטרה, ואת בניית מכ"ם עשיר של חומר סינתטי (SAR) בדיקה זו של רזולוציה חד-צדדית של מקבילה, ללא צורך ברזולוציה גבוהה של כוח אדם, אשר יהיה צורך ברזולוציה גבוהה של חומרת של חומר נפץ, אשר יהיה צורך ברזולוציה רוחבית (RIC-מרחבית) של תכונות שטחית (RICERCDC) של תכונות מורכבות של מערכת יחסים גמישה של מערכת יחסים גמישה, כלומר, כלומר, כלומר, כלומר, ללא צורך ברזולוציה גבוהה של מערכת יחסים גמישה של תכונות שטחית (R) של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה, ללא צורך ברזולוציה גבוהה של תכונות שטחית של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה של מערכת יחסים גמישה

למה FPGAs Dominate Radar Signal Processing

מעבדים למטרות כלליות (GPPs) ויחידות עיבוד גרפי (GPUs) מתאימים לחזית המקלט המכ"ם ברזולוציה גבוהה. GPPs סובלים מהתנהגות cacheistic לא-קבועה ו- Jitter-מערכת הפעלה, בעוד GPUs לכפות כיבוי-מעבדה-מחדש המפר מגבלות בזמן אמת.

  • (FLT:0 מקבילות מקבילות:FLT:1hav) FPGA מיישמת צינורות עיבוד עצמאיים בחומרה ייעודית.אלפי פעולות מכפלות יכולות לבצע בו זמנית על נתיבי נתונים שונים, ללא תוכן משותף.זה אידיאלי עבור האופי המקביל של דחיסת הדופק ובנקים מסננים דופלר.
  • (FLT:0)Deterministic, כבול לעקביות: Figal:FLT:1 כי אין הוראה להביא, מטמון מפספס, או מתג קונטקסט, הזמן מדגימה שנכנסת למכשיר לחשיפת עוזב אותו הוא קבוע וניתן לחזור עליו.
  • (FLT:0)Direct, מהירות גבוהה I / O:03FGAs משלבים רב-ג'יגהביט טרצ'יבים ממשק ישירות ל-JESD204B / C ADCs ו- DACs, ומשלבים יותר ויותר את הממירים עצמם.זה מבטל שבבים ממשק חיצוני ומפחית מורכבות לוח.
  • (FLT:0) התחדשות דיסנאמית: ההרחבה Partial Revision מאפשרת מצבי מכ"ם - פרמטרים גליפור, פילטרים, אפילו רשתות עיבוד שלמות - להחליף את זבוב ללא הגבלת כוח המיחזור החומרה. FPGA יחיד יכול לשמש מעבד מכ"ם רב תפקודי.
  • (FLT:0) בלוקים חד-משמעיים: FIRLT:1 ; Embedded DSP48E2 (Xilinx) או בלוקים של DSP (אינטל) בשילוב עם ליבות ARM קשיחות ב SoC FPGAs, לספק יעילות גבוהה במתמטיקה וניהול מטוסים ללא צורך לוגיקה רכה.

מעבר ליתרונות הבסיסיים הללו, FPGAs גם מאפשר שליטה מדויקת על סטיקה קבועה, המאפשר למעצבים להתאים את טווח דינמי ושימוש משאבים באופן שקשה על GPUs.היכולת להתאים את bit-width בכל שלב של צינורות - למשל, ייצוג 12 סיביות ב DDC וייצוג 18 סיביות ב F -FT - הוא משמעותי שטח וחיסכון תוך שמירה על יחס שווה ערך.

מידע על: הבנת האתגר

לפני צלילה לתוך אדריכלות, חיוני לכמת את שערי הנתונים המעורבים.מערכת מכ"ם עם רוחב פס מיידי של 1 GHz, באמצעות 2 GSPS כפול-ערוץ ADC (I ו- Q) ברזולוציה של 16 סיביות, מייצרת זרם נתונים גולמי של 64 Gb/s (8 GB/s) לאחר לחץ דם גבוה יותר וניתוק על ידי גורם של ארבעה, בסיס מורכבות נתונים עדיין 2 / 2x דרך רוחב ג'יגה מהירה של לחץ דם זה (p) באמצעות רוחב ג'יגה מהירה יותר של 2.

Latency: The Hard Real-Time Constraint

במכ"ם מעקב, הזמן מפליטת הדופק ועד לזיהוי דו"ח חייב להישאר מתחת ל-100 מיקרומטרים.זה מונע כל מודל לעיבוד אצווה. צינור FPGA חייב להיות זורם לחלוטין: כל שלב מקבל מדגם אחד תקף מחזור שעון, ללא לחץ אחורי.הלחיות הכוללת היא פשוט הסכום של הצינור המתכפל על ידי תקופת השעון.

כוח: ה- Embedded Constraint

מטוס, אדם-פורטי, מכ"מים של רכב פועלים תחת תקציבי חשמל נוקשים. בעוד FPGAs הם יעילים באנרגיה עבור מתמטיקה מקבילה, אותות רחבים של המכשיר גדול לעיבוד רחב יכול להתפזר 30-50 W או יותר. טכניקות עיצוב כוללות גלי שעון של רשתות לא בשימוש, מתח דינמי ותדירות (DVFS) על מכשירים מסוגלים, והשימוש ב DSP הקשיח במקום בלוקים של סימולציה מבוססת רכה, יש להשתמש בכלים של כלי סימולציה גמישים.

טכניקה יעילה נוספת של צמצום כוח היא לייעל רוחבי נתונים-פתים.ניתוח זהיר של סחר-off באמצעות סימולציה של נקודות קבוע ב MATLAB או Python יכול לחשוף כי הפחתה של כמה סיביות בדרך הממוצעת CFAR יכולה לחסוך מאות רישומים ועשרות בלוקים DSP מבלי להשפיע על ההסתברות זיהוי. בדומה, החלפת חסימה RAM (BRAM) עבור זיכרון מבוזר בקופים יכול לקצץ על ידי 30 דינמיקה או יותר.

אדריכלות: A Stage-by-Stage Guide

שרשרת אותות מכ"ם גבוהה FPGA הוא בנוי הטוב ביותר כנתונים מודולריים, עמוק צינורות.כל פונקציה מרכזית היא מחלחלת כמו הליבה IP ניתנת לזיהוי עם ממשקי זרימה סטנדרטיים.הסעיפים הבאים כל שלב ומימוש ה-FPGA שלה.

שלב 1: ADC Interface ו-DDC Down-Conversion (DDC)

(המכשירים המהירים ADCs כגון FLT:0) AMCNUMRA (ה-ADC) ו-ADCS (ה-ADC12DJ5200RFFLT) מספקים דגימות סימפוניות באמצעות JESD204B/CIR קומפקטיות המתחוללות ב-12.5-28 Gb/s.

בעת תכנון DDC, שימו לב זהיר לטווח דינמי ללא עוררין (SFDR) סינתזה דיגיטלית ישירה באמצעות שולחן מבט ו accumulator שלב יכול להציג זריקה אם עומק השולחן אינו מספיק.שימוש ב- CORDIC- NCO או טכניקות dithering יכול לדחוף הרבה מתחת לרצפה הרעש.

שלב 2: דופק קומפרסון באמצעות Frequency-Domain Fast Convolution

(מכל) הוא לב של מכ"ם ברזולוציה גבוהה.הפילטר התואם הוא מהפכת מהירות תדירות-דומיין: הרצף הנכנס מופרך, FFT בזמן אמת מבוצע, מוכפל נקודה עם FFTs מראש של זמן-הטווח (Fpbit) של המערכת הקלה ביותר של פחמן-ג'יגה-מ"ל (FLT2F) הוא אפסית 1D2x2K) ללא תוספת של פחמן-F2x2x1, כלומר, כלומר, כלומר, ללא תוספת של חומרת משקל גבוה יותר, LT2F2F2F2F1, הוא גבוה יותר, הוא אורך של פחמן (FD2FD2FD2FD) עבור רוחב 1 LT2FD) הוא גבוה יותר, 000) עבור פחמן (FD2FD2FD2FD) עבור פחמן 2.

אחד עיצוב nuance לעתים קרובות להתעלם הוא הטיפול של גורמים FFT twidle. Pre-computing ו- אחסון אותם ב- RAM חסום הוא סטנדרטי, אבל עבור FFTs ארוך מאוד (8192 נקודות או יותר) twidle ROM יכול להיות גדול.שימוש על-ידי הדור t-fly twidle עם מעבדי CORDIC יכול לחסוך זיכרון על חשבון של כמה נוסף עבור מעבדים טבעיים.

שלב 3: פינת סובב ו-Doppler עיבוד

לאחר דחיסת הדופק, הנתונים מאורגנים כמטריקס דו-חמצני בטווח 2D-pulse.Doppler עיבוד דורש FFT על הדופקים של כל טווח בינארי, זה דורש מריצה, או "Turner" FPGA כותב קווים דחוסים טווח זמין לאורך זמן DDR4 חיצוני או זיכרון HBM, ואז קורא אותם בסדר transposed כדי להאכיל בנק של מנועי FDR-pic יותר מדי פעם אחת.

גישה נוספת צוברת מצעים היא לבצע את הפינית פונה באופן מבוזר באמצעות ערוצי DDR קטנים יותר או HBM, כל אחד מהם משרת תת-קבוצה של טווח בינאריות.זה מפחית את הכדאיות היעילה של פי הטבעת, ומשפר ניצול זיכרון.עבור מערכות הדורשות מעל 1000 טווחי בין ו-4096 הדופק, לשקול שימוש במערך סייסטולי עבור Doppler FFT, אשר כל טווח ל-FFT ייעודי יכול להפחית באופן דרסטי את דרישות האבטחה של מנוע מסחר.

שלב 4: שיעור הדבקה שקרי קבוע (CFAR)

שלב הגילוי הסופי מעבד את ערכי הגודל המומסים של דופלר (Cyveraging CFAR) הוא האלגוריתם הנפוץ ביותר, המחייב חלון של תאים התייחסות סביב התא תחת בדיקה. FPGA מיושמת את זה עם CuffAR CAR (או בדיקות) ועץ זרימה המשווה את הממוצע בזמן אמת.

כאשר יישום OS-CFAR, הדורש מיון החלון ההתייחסות, אדריכלות זרימה מלאה ניתן לבנות באמצעות רשת מסוג חלקי או סוג bitonic. עבור חלון 16 תאים, זה יכול לצרוך בערך 200 LUTs ו 100 רישומים לערוץ, אשר מקובל עבור עיצובים רבים.התאמה CFAR, שבו התרת הסף משתנה על בסיס נתונים על בסיס נתונים על ידי קלוטריטר מקומי, יכול להיות מיושם על ידי הפניה תא לתוך רשת קטנה או לא מקוון זה יכול לשפר באופן משמעותי.

יישום הפרקטיקה הטובה ביותר עבור עיצובים FPGA Radar Reliable

תרגום שרשרת העיבוד לתוך עיצוב FPGA חזק, מדרגי דורש הנדסה חומרה ממושמעת.הפרקטיקות הבאות הן חיוניות.

עיצוב מודולרי עם ממשקים סטנדרטיים

אימוץ מתודולוגיה של בניין עם ממשקי AXI4-Stream עבור זרימת נתונים ו- AXI4-Lite / AXI4-Memory-Maped for control and תצורה.כל פונקציה מרכזית - DDC, FFT, CFAR - צריך להיות ארוז כמו הליבה IP חד פעמי עם ממשקים מוגדרים בבירור.זה מאפשר שילוב מהיר, אימות עצמאי, ו reuse על פני תצורה של NF-F-F-Fvided, אך ניתן לקצר באופן דרסטי את הזיכרון שלהם, אך ורק עבור מעבדים, אך ורק עבור מעבדים, פילטרים, אך ורק עבור מעבדים, תצורה של ה- IP, אך ורק עבור ממשקי תיבות של NCO, אך ורקמות, פילטרים, אך ורקמות, אך ורק כדי ל-F.

שקול באמצעות אוטובוס סטנדרטי כמו AXI4-Stream עם אותות פס בצד עבור metadata (למשל, טיפטאמפ, הדופק אינדקס, מזהה ערוץ זה) סימולטורים אלה debugging ומאפשר שילוב קל של צגים או ניגודי ביצועים.בנוסף, יישום מפת בקרה (AXI4-Lite) עבור כל מודולים מאפשר כוונון זמן של פרמטרים כגון ריצוף או סינון משותף.

מיקום השעון (CDC) Discipline

עיצוב מכ"ם FPGA פועל בדרך כלל עם מספר תחומים של שעון: שעון מדגם ADC, שעון הבד FPGA (שרוב נגזר משעון הדגימה באמצעות PLL), שעון בקר הזיכרון, ושעון מערכת מעבד.כל מעברי התחום חייבים להשתמש במבנים מאומת CDC - ARCNFFOs, כפול-שעה BRAMs, או לחיצות יד - כדי למנוע יכולת עמידה כמו CDCD-Ax של ה-i-C-ACTD.

אחד התרגול הטוב ביותר הוא לבודד את כל ה- CDC חוצה לתוך מודולים קטנים, מסורים, אשר מאומתים ביסודיות עם בדיקות אקראיות מחוספס בסימולציה.שימוש ב-FIFOs סינכרוני עם שעונים עצמאיים וכמעט מלא / כמעט מלא / כמעט דגלים / כמעט אמפרטיים יכול לפשט את העיצוב ולצמצם את הסיכון של זרימת יתר.תמיד לדמות עם מעברי שעון אחוריים בשלב הגרוע ביותר לחשוף ולהחזיק הפרות מוקדמות.

תזמון Closure ו- Floorplanning

עיצובים של Gigahertz-class דורשים תכנון פיזי זהיר.רשתות גבוהות, כגון איפוס ושעון מאפשר, צריך להשתמש משאבים ייעודיים (למשל, מכוני שעון גלובליים) מעבדי FFTs גדולים ומעבדי CFAR לעתים קרובות לשלוט תזמון בשל תזמון מורכב מדרגות ונתיבים שילוב ארוך.לוגיקה-locking אזורים ספציפיים לריצוף סיליקון (באמצעות Pblocks ב-Voltoltoltoltols) או באפקטים מורכבים של תזמון, אופטימיזציה של חומרים, הוא שיפור ביצועים גמישים).

כלים מודרניים מציעים גם אפשרויות סינתזה פיזיות כגון "להגיב" ו "שכפול רשמי" שיכול לתקן באופן אוטומטי מסלולים נכשלים.עם זאת, אלה צריכים לשמש באופן ספארי על נתיבים קריטיים ותמיד מאומתים עם ניתוח תזמון סטטי.ריצוף צריך להיעשות מוקדם במחזור העיצוב, עם הערכה גסה של האזור הנדרש עבור כל מודול.

המונחים: from Simulation to Hardware-in-the-Loop

תיקון עיבוד ראדר קשה לשפוט על ידי התבוננות בגלפורמות לבד.סביבה משותפת היא חיונית.קלידים וקטורים של מעבר לא נכון שנוצרים ממודל bit-accurate MATLAB או Python מוזרקים לתוך סימולציה RTL, והפלט מאמת את תנאי מחזור-על-ידי-ממדיום (HSD) יש לבצע עבור כל שלב של הצינור באופן עצמאי ועבור האלגוריתמים המורכבים כמו CFAR, מקרים (Gal), לאחר סימולציה של מטרה אחת) באופן הדוקהסולפתר (R.

עבור סימולציה, השתמש מסגרת אימות מודרנית כמו UVVM או OSVM כדי ליצור מבחנים הניתנים להחלפה עם תכונות בדיקת עצמיות.אוטומטי את חבילת התוקפנות לרוץ בלילה בחווה מותאמת, המכסה קבוצות פרמטרים שונים (PRF, זיהוי רוחב, רוחב פס, CPI אורך תפוקה), גם ליישם פרמטרים קוד (מערכת, לעקפי, כדי לזהות לוגיקה בלתי מעורערת על גבי סצינה, שימוש ריאלי, כלומר, תרחישים סימולציה של קוד סימולציה, סימולציה, שימוש סימולציה סימולציה סימולציה סימולציה, סימולציה, סימולציה, סימולציה, CIL סימולציה סימולציה סימולציה, סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה, CPI סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה סימולציה

מגמות מתפתחות: AI, Direct-RF ואדריכלות פתוחה

הנוף FPGA מתפתח במהירות, עם שלושה התפתחויות המשפיעות משמעותית על עיצוב מכ"ם.

עיבוד AI-Enhanced

מכשירים כמו FLT:0 ;AMD VersalFearLT:1 ו-FLT:2Intel Agilex 7Fbil 3 להטביע מנועי AI ייעודיים -VLIW או מעבדי SIMD אופטימיזציה ללמידה עמוקה ההיקף. אלה מאפשרים על שבבים עצביים עבור משימות כגון סיווג קלטרי, הכרה והתאמה גלנטאלית חכמה עכשיו יכול להגדיל את ה-FAR עם חומרים מורכבים להגדרה של מיקרו-אופטימית, או עיבוד נתונים אופטימדומים.

יתר על כן, מנועי AI יכולים לשמש כדי לייעל את הגלום המכ"ם עצמו.האלגוריתם של למידה כוח פועל על FPGA יכול ללמוד להתאים PRF, פרמטרים צ'יפ, ותדירות הצנרת בזמן אמת כדי למנוע התערבות וגילוי הסתברות.זה סוגר את הלולאה בין חשזה לבין שידור באופן שהיה בעבר רק אפשרי בתוכנה על מעבד מארח, אבל עכשיו עם זמני תגובה שנייה.

אינטגרציה ישירה-RF

השילוב של ממירי נתונים מהירים ישירות לתוך חבילת FPGA (RFSOC, Agilex 9 Direct RF) מבטל את הקישור JESD ומפחית באופן דרסטי את גודל המערכת, כוח ומורכבות. עם שיעור הדגימה מגיע 10 GSPS ו- RF ישיר מדגימה עד C-band, שבב אחד יכול לבצע חסימה, סינון, ועיסוי כי בעבר נדרש לוח של דיסקים מלאים של מערכות אנלוגיות ו-AV נמוך.

Direct-RF פותח את הדלת לאדריכלות חדשות כגון כל מערךים תלת-ספרתיים.על ידי שילוב ADC ו- DAC ישירות, כל אלמנט אנטנה יכול להיות מחובר ישירות ל-FPGA, המאפשר להיות מיוצר לחלוטין בתחום הדיגיטלי.

אדריכלות פתוחה

יוזמות כמו ההרחבה:0 (Open Group’s Future Capability Environment (FACE)BuildFLT:1 ו-Sense Open Systems Architecture (SOSA) מניעות סטנדרטיזציה בעיבוד אותות מכ"ם.FPGAs הם מרכזיים במאמצים אלה, מתן פלטפורמה ניתנת לשינוי שיכולה ליישם ממשקים סטנדרטיים ומודולים לעיבוד.

על ידי שימוש בסטנדרטים אלה גם סימולטור רכש וניהול מחזור חיים.על ידי שימוש ב- SOSA-aligned FPGA mezzaתשע קלפים (FMCs) ו- IP ליבות סטנדרטיות, מערכת מכ"ם ניתן לשדרג לדור הבא של FPGAs עם עיצוב מינימלי.זה מקטין עלויות תחזוקה לטווח ארוך ומזרז את שדה יכולות חדשות.

מחקר SAR Case Study

כדי להמחיש את חומרי הסחר של המשאבים, לשקול מעבד מכ"ם סינתטי (SAR) המיושם על אמצע טווח Xilinx Kintex UltraScale+ FPGA (XCKU115).ה מכ"ם פועל עם 600 מ"הרץ רוחב פס, 1.2 GSPS מדגם שיעור מדגם מורכב לאחר DDC, CPI של 4096 הדופק, וטווח של 88.9 טווחים כולל FDR-96 עבור דחיסה חיצונית, DFT4.

  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) [15] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • תאים גיאולוגיים (LUTs + FFsib): FLT 1 -300k (שליטה, AXI interconnects, CFAR חלוןing).
  • (ב) ⁇ :0) רוחב פס מזכר: 12.8 GB/s, אשר נמשך באמצעות שני בקרים של 64 סיביות DDR4 ב 2400 MT/s.

העיצוב מתאים בנוחות ב- KU115, הפועל בשעון מרקם 300 מהרץ.העקביות פייפרית מ- ADC לזיהוי דו"ח הוא כ 80 מיקרו-מיקרו, גם בתוך דרישות בזמן אמת.דוגמה זו מראה כי אפילו עיבוד SAR רחב אינו דורש את ה- SAR הגדול או היקר ביותר FPGA, בתנאי שהאדריכלות מתאימה בקפידה ל- Multi-channel או רוחב פס גבוה יותר יחייב לעבור ל-HQ.

עבור תקציב משאבים מוגבל ראשון, להשתמש הכלל הבא של אגודל: 4096 נקודות הזרמת FFT לצרוך כ 60 פרוסות DSP, 20 BRAM36s, ו 15k LUTs. Multiply על ידי מספר מנועי FFT מקבילים הדרושים. עבור CFAR, לאפשר 4DSP פרוסות לחלון מזחלות בתוספת 1 BRAM ל-Fconversion חינם ל-FIR קיבולת סינון 2.

מסקנה: ה-FPGA כמעבדת Radar של בחירה

עיבוד אותות מכ"ם גבוה מציג שילוב עצום של שיעורי נתונים גבוהים, שקיפות קפדנית, ודורש מגבלות כוח. FPGAs התפתחו מלוגיקה דבק פשוטה ללב חישובי של המערכות האלה, המציע תערובת ייחודית של מקבילות מרחבית, צוותי תזמון תזמון רציונאליים, והופכים מחדש את דרישות הרדאר ההכרחיות של I/O. מוצלח דורש הבנה עמוקה של היררכיות זיכרון, ניהול, ניהול דומיין, קבוע, וקומה פיזית, כמו מנועי הפעלה צלולים, כמו מנועים, המשך אינטגרטיביים, להמשיך לספק פתרונות לוח זמנים מתקדמים, כמו אינטגרציה אמיתיים, כמו מנועים ומעבדים ומעבדים, כמו הנדסת זמן הפעלה מחדש, כמו אינטגרטיביים, כמו גם הנדסת זמן הפעלה מחדש, ו-מ"מ"מחדש, להמשיך לספק, מבטיח, ו-מחדש, להמשיך לספק פתרונות לוח זמנים גמישים, כמו מנועים מתקדמים, כמו מנועים, מבטיח, מבטיח, גמישים, מבטיח, מבטיח, גמישים, כמו פתרונות לוח זמנים גמישים מתקדמים, מבטיח, מבטיח, מבטיח, מבטיח, מערכת ההפעלה לאחור, כמו גם פתרונות לוח זמנים גמישים מתקדמים, כמו גם פתרונות לוח זמנים גמישים, כמו גם פתרונות לוח זמנים גמישים, מבטיח, מבטיח, כמו מנועים, כמו מנוע

לקריאה נוספת על מהירות גבוהה ADC , מתייחס ל-FLT:0 (JESD204B Survival GuideFLT:1 מ- Analog מכשירים. for a review of מכ"ם עיבוד אותות, הטקסט הקלאסי של Skolnik הוא עדיין הפניה מצוינת.עבור האחרון בעיצובים מבוססי מכ"ם מבוסס FPGA, ראה את ה-FLT:2Xilinxinxinxinxinxinar הדף של פתרונות RadLT3FLT3FLT.