מדוע FPGAs הוא טבעי עבור מערכות אינטראקטיביות בעלות נמוכה

Latency הוא האויב של סיבולת במשחקים ומציאות מדומה.אפילו כמה מילימטרים נוספים בין תנועת המשתמש לבין העדכון החזותי המתאים יכולים לשבור נוכחות ולהוביל אי נוחות. מחסנית השערים הניתנים לחיזוי (FPGAs) מציעים גישה שונה לחלוטין לעיבוד: במקום להביא ולבצע הוראות באופן זמני, הם ליישם נתונים מותאמים אישית הפועלים במקביל עם תזמון גלם, הופך אותם לרגישים מאוד, כאשר הם פועלים באופן ייחודי, כגון משימות התחדשות, כאשר הם מתאימים, כגון שקיפות, כגון משימות שונות, כגון שקיפות, כגון ויזואלית, ויזואלית, ויזואלית, וביצוע משימות ויזואלית, כאשר הם מבצעים תזמון, כאשר הם מבצעים תזמון, תזמון, תזמון, כאשר הם מבצעים תזמון, באופן קבוע, באופן קבוע, ויזואלית, כאשר הם מבצעים משימות תזמון, כאשר הם מבצעים תזמון, כאשר הם מבצעים תזמון, באופן קבוע, כאשר הם מבצעים משימות תזמון, באופן קבוע, באופן קבוע, באופן קבוע, באופן קבוע, כאשר הם מבצעים תזמון, כאשר הם מבצעים משימות ייחודי, כאשר הם מבצעים משימות ייחודי, כאשר הם מבצעים תזמון, כאשר הם מבצעים משימות שונות, כאשר הם מבצעים תזמון, באופן קבוע, כאשר הם מבצעים תזמון, כאשר הם מבצעים תזמון, כאשר הם מבצעים משימות

מערכת מבוססת CPU טיפוסית מציגה שקיפות באמצעות תבניות הדרכה, תחזית ענף, מפספסי שפם, ותזמון מערכת הפעלה. A GPU פועל במודל של buffer עם נהג overhead ו בלתי צפוי גישה דפוסים גישה לזיכרון. An FPGA, פעם מתוכנת, מתפקד כמו צינור חומרה ישיר: זרימת נתונים מקלטים באמצעות לוגיקה משולבת ורגישה לפלט עם מוטציות עם יכולת לוח זמנים ברורה של זמן קבוע, אשר מוגדר לעדכונים של זמן, היא לספק סימולציה חד פעמית, עם יכולת לוח זמנים קבוע, עם לוח זמנים קבוע, עם לוח זמנים קבוע, עם לוח זמנים קבוע של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים, ועדכונים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח זמנים של לוח

ה-FPGAs גם אומר כי מפתחים יכולים להתרענן בלוגיקה חומרה מבלי למרקם שבבים חדשים.יכולות ההסתברות המהירה הזו היא שימושית במיוחד עבור מוצרי גיימינג ועיצובים ראשיים הדורשים כוונון עדין של אלגוריתמי עיבוד אותות, ממשקים, או תזמון תצוגה.כמכשירים סינתזציות ברמה גבוהה, הנטל הוא הפחתת, מה שהופך את FPGAs לנגישות לקבוצות עם רקע חזק.

הבנת שרשרת ה-Latency ב- Gaming ו- VR

במערכות אינטראקטיביות, עצלות אינה מספר יחיד אלא מורכבת של עיכובים מפלט לתפוקה. Motion-to-Photon latency כולל חיישן ללכוד, עיבוד, גילוח, ולהציג סריקות.עבור VR, זה חייב להישאר מתחת 20 מ"מ כדי למנוע הדבקה בלתי אפשרית; מערכות high-end היעד 10 מ"מ או פחות.

FPGAs תוקף כל קישור בו זמנית.על ידי חדירה עמוקה של נתיב העיבוד, עיצוב מותאם אישית יכול לחפוף היתוך חיישן, תמונה רינג, ופלט תצוגה.לדוגמה, בעוד בלוק אחד מבצע תיקון עיוות על המסגרת הנוכחית, בלוק אחר יכול למזג נתונים IMU עבור העדכון הבא לתנוחות. גישה זו מבטלת את הצורך לחכות לשלב אחד כדי לסיים לפני תחילת הבא, צמצום התקציב הכולל.

שקיפות אודיו היא לעתים קרובות לאחר מכן, אבל אודיו מרחבי דורש עיבוד בינארי מעוקבים עם עיכובים מתחת 30 מ 's. FPGA יכול ליישם צינורות ייעודי HRTF ומודלים חדר לרוץ בחומרה, הוספת עצלות תת-מיל שנייה תוך שמירה על סינכרוניזציה הדוק עם תנועה חזותית.

עקרונות עיצוב הליבה של מערכות בעלות נמוכה יחסית

מקבילות הדדית וצנרת עמוקה

העיקרון הראשון הוא להשתמש ביכולת של FPGA למתן מאות מרכיבים עצמאיים של עיבוד. צינור VR עשוי לכלול מודול היתוך חיישן ייעודי, תיקון עיוות עדשות, בקר תזמון תצוגה, ומנוע DMA - כל פעולה במקביל. נתונים עובר דרך מ"מ FIFO" עם לחיצות מינימליות מעל פני הראש.

צינורות עמוק שובר חישוב לתוך שלבים קטנים רבים, כל אחד לוקח מחזור שעון אחד. עבור אלגוריתם עומק סטריאו, שלבים לתיקון, חישוב פער, וביטחון סינון פיקסלים תהליך בקצב של שפת המצלמה.ההההה הכוללת ממלכודת pixel ללכוד לפלט עומק היא רק כמה מאות מחזורי שעון, ללא קשר לרזולוציה של התמונה.

בניית נתיבי נתונים מותאמים אישית וחיבורים ישירים

אוטובוסים משותפים והיררכיה זיכרון מורכבת מציגים עיכובים של בוררות.FPGAs מאפשר ממשקי הזרמת נקודה לנקודה אל נקודות באמצעות פרוטוקולים כמו AXI4-Stream. נתונים נע ישירות מממשק מצלמה MIPI לבלוק דמוגרפי, ולאחר מכן למצוץ תכונה, ללא תוכן אוטובוס. גישה זו גם מפחיתה את הכוח: כל רכיב נתונים הוא נצרך ברגע שהוא מיוצר, חוזר על עצמו, וכותב ל-DRAM חיצוני.

למעקב מבוסס חזון, ה-FPGA יכול לחלץ נקודות תכונה בזמן אמת ולשלוח רק לתאם את המעבד המארח, מטענים נתונים דקים ולהימנע מעומס מסגרת מלא.מודל הזרמת זה הוא תחליף ישיר צינורות חישבים טיפוסיים של CPU או GPU מערכות.

עיצוב מערכת זיכרון לטווח קצר

על שבב חסם RAM (BRAM) ו- UltraRAM מספקים את האחסון המהיר ביותר.עמוד וידאו buffers, טבלאות תצוגה ופילטר coefficients צריך לחיות בתוך הבד כדי למנוע מהירויות חיצוניות בלתי צפויות של DRAM. כאשר buffers גדולים הם חובה, גבוה גבוה פס גבוה גבוה זיכרון פסווי (HBM) משולב לתוך רצועת רוחב פס FPGA מציע tbyte-II עם גישה נמוכה יותר מאשר זיכרון רגיש.

עבור תיקון עיוות עדשות, מנוע נחיתה בדרך כלל דורש שכונה של פיקסלים סביב כל תפוקה פיקסל.זה מיושם ביעילות עם כמה BRAM מבוסס קו buffers אשר העומק שלהם מתאים את ההתפרצות מקסימלית. כי דפוס הגישה ידוע בזמן, לוח זיכרון הוא לחלוטין מכריע.

תגיות: Algorithms in Hardware

גרפיקה, פיזיקה ו- AI להקצות את כל היתרונות של בלוקים חומרה ייעודיים. An FPGA יכול ליישם מנוע צומת קריי-התק, מעבורת kinematics inverse, או מאיץ רשת עצבית קל משקל עבור תחזית תנוחות ראש.הגדרה חלקית מאפשר מאיצים אלה להיות מנוהל בזמן - למשל, לטעון מודל מעקב יד במהלך תצורה של עומס פנים מוליד בתוך צינורית.

אדריכלות ומכשירים לפיתוח נמוך-לא עקבי

FPGAs מ-FLT:0 (Xilinx) Versalph 1 ו-FLT:2Intel AgilexFLT 3 משפחות משלבות בלוקים IP קשיחים: ליבות ARM, מנועי AI, טרנסג'נדרים מהירים במהירות גבוהה, ומבקרי זיכרון אלה מאפשרים למהנדסים להציב לוגיקה מושלמת מיד ליד בנקים I / O, צמצום העיכובים במנועי AI, כמו מכונות אוטומטיות, ללא שימוש בחומרים ניידים.

כלי פיתוח כגון Vitis HLS, Quartus Prime, ו-Synopsys Synplify מאפשרים למעצבים לכתוב ב C / C++ ו-Samsize חומרה. כדי להשיג שקיפות נמוכה, פרגמות מפורשות עבור צינורות, זרימת נתונים, וזיכרון מחיצות נדרשים.עבור האצה נמוכה ביותר, קוד יד ב Verilog או VHD נשאר נפוץ, אבל HLS הוא עבור קוד פתוח עבור קוד קוד פתוח אחר, כלומר, לאלגוריתמים של קוד פתוח, לאלגוריתמים, לאלגוריתמים, לפשט, CFPFGPU חדש, הוא אלגוריתמים, כלומר, לפשט, לפשט, אלגוריתמים, לפשט, לאלגוריתמים של קוד קוד קוד קוד קוד קוד פתוח, לאלגוריתמים של קוד קוד פתוח, לאלגוריתמים, לפשט, לאלגוריתמים חדשים, לאלגוריתמים של קוד יד, לאלגוריתמים של קוד קוד קוד קוד פתוח, לאלגוריתמים של קוד פתוח, לאלגוריתמים של קוד פתוח, לאלגוריתמים של קוד פתוח, לאלגוריתמים של קוד פתוח, לאלגוריתמים של קוד קוד קוד קוד פתוח לאלגוריתמים, לאלגוריתמים של קוד פתוח, לפשט, לפשט, לאלגוריתמים של קוד קוד קוד קוד קוד פתוח,

סימבול ומערכת בתוך המערכת מתלכדים עם מנתחים לוגיים משולבים (Xilinx ILA, Intel Signal Tap) מאפשרים לצוותים לאמת התנהגות מחזורית-מסוגת תקציבי שקיפות ישירות.

אסטרטגיות לעיבוד במקביל ב Gaming ו VR

אדריכלות מעשית מציבה מעבד יישום (ARM או x86) האחראי על ניהול סצנה, קבלת החלטות AI, ורשת I / O, בעוד FPGA מטפל בזמן אמת חישה, ביצוע תהליכים, ופלט תצוגה. נתונים זורם מן החיישנים ל FPGA, אשר תהליכים ועובר מידע מופשט ל- CPU, ולאחר מכן מקבל מסגרות עבור סופיות ותצוגה.

עבור מעקב קבוע VR, FPGA יכול לבצע את IMU מת קידוד על אלפי עדכונים בשנייה, צופה ראש תנוחות מיקרו-שניות לפני התצוגה רענון.זה עומס עבודה מצריכת משאבי לוגיקה בלתי ניתנים להכחשה ועלויות רק כמה מחזורי שעון. FPGA יכול גם להשתלב עם בקר התזמון התצוגה כדי לקבוע תחזית לרגע המדויק של מרכז הראייה של המשתמש, הפחתת רוחב הראייה עוד יותר, הפחתת הפחתת הפחתת השקיפות.

עבור מכשירים קלט כמו בקרים ידני, FPGA מצטבר נתונים מ accelerometers, מגע קיבולי, ומדני זנים, ביצוע היתוך חיישן כדי למקם את תנופה היד ואת כוחות מגע במרווחי תת-מילות שנייה. זה נתונים מעובד מראש נשלח למעבד הראשי על קישור נמוך, צמצום רוחב פס ולשמור על שקיפות תחת סף הפחתת יכולת.

הקטנת התנועה לצילום עם FPGA-Accelerated Rendering

(Asynchronous timewarp) היא טכניקה עוצמתית: לאחר שה-GPU הופך סצנה, שלב ההשמצה הסופי חל על תנוחת הראש האחרונה כדי לשנות את התמונה.על מחשב מסורתי, זה פועל כמצוץ מקביל, הוספת buffer Readback ונשלח מעל הראש.עם FPGA בין GPU ותצוגה, לבצע פעולות מיידיות לפני השימוש במנוע חומרה קורא מ-Fuffeli-Fel.

התהליכים של מנוע הרינג בסדר קו סריקות, לעולם לא לאחסן מסגרת שלמה.ברגע כמה קווים זמינים מ- GPU, נחיתה מתחילה, חפיפה שידור ותיקון.טכניקה זו יכולה לשאוב כמה אלפיות שניות מהצנרת.המנוע משתמש בפלט מיפוי שולחן מבט למיקומים מקור, עם אינטרפולציה דונארית המבוצעת בחומרה, הוספת עיכוב של כמה מ"ח.

טכניקה נוספת היא קידוד עם מעקב עין. An FPGA לוכדת את נתוני המצלמה מעקב עין, קובע עמדה עם עצלות תת-מילות, ומתקשר פרמטרים של חיסון ל- GPU או להצגת בקר.מערכת סגורה זו מתאמת את הפיכת האיכות באופן דינמי ללא הדבקה, ומאפשרת נאמנות גבוהה יותר בתוך מגבלות רוחב פס.

חיישנים Fusion ו- Tracking in Virtual Reality

מעקב מדויק מסתמך על נתונים גבוהים של מצלמות, IMUs, ומגנטימטרים, אשר כל אלה חייבים להיות מתואמות בזמן ובמרחב. FPGA מבוסס חיישן לעתים קרובות דגימה כל דגימה עם דיוק תת-מיקרו-שני באמצעות ממשקים מסונכרנים בחומרה.אלגוריתם היתוך מקבל נתונים ב-FIFOs , אף פעם לא חסר מדגם עקב תזמון של מערכת ההפעלה.

עבור מעקב בתוך המצלמה, רשת עצבית מהפכת משקל המיושמת ב-DSP פרוסות מסווגות את עמדות היד או עמדות ראש ללא הזרמת וידאו גולמי למארח.הצנרת מעבדת תמונה אחת לשעון, תוך מיצוי קואורדינטות מפתח עם רק כמה מאות מחזורי שעון של עצלות.Qing את הרשת למשקל 8 סיביות מפחית את השימוש תוך שמירה על דיוק.

מעקב אחר תחנת בסיס חיצונית גם יתרונות: תזמון הדופק מקודש בחומרה, זווית מחשוב עם רזולוציה ננו-שנית.מספר חיישנים מעובדים במקביל, והיתוך של נתונים אופטיים ואי-מנטליים מתרחש לחלוטין בד FPGA, ומייצרת קיבולת FLT:06-DOFLT:1 עם מזעריות.

עיצוב זיכרון די-טרנטימי Hierarchy

במעבד, כיפים הם אוטומטיים ובלתי צפויים. FPGAs לאפשר היררכיה זיכרון מבוקרת במפורש.לעתים קרובות גישה טבלאות נתונים לחיות ב- LUT RAM; מטאטאים גדולים משתמשים ב- BRAM כזיכרונות דו-פורטיים אמיתיים עם קריאה וכתוב.תבניות Access ידועות בזמן עיצוב, תוך הגבלת תזמון הגרוע ביותר. תזמון מותאם אישית, כגון מחסום מלא עבור זמן אמת, ניתן ליישם עם סינון ונוחות.

כאשר DRAM חיצוני הוא הכרחי, בקר זיכרון מותאם אישית מעדיף תנועה רגישה לעקביות על רקע DMA. מודרנית FPGAs עם ערימות HBM לספק מספר ערוצים עצמאיים, כל אחד מוקדש תת-מערכת שונה כדי למנוע תוכן.הבקר תומך בבוררות ⁇ , כגון אחריות קבועה שבו סריקה התצוגה תמיד מקבל שירות ראשון.

כפול-החבט עם מציצים של ping-pong בזיכרון FPGA מבטל את הדמיע: ה- GPU כותב ל-buffer אחד בעוד מנוע ההשמצה קורא מן השני.החלפת Buffers מסונכרנים עם מרווח האנכי של התצוגה באמצעות מכונת חומרה ייעודית.

תקציב ליציבות וניתוח ביצועים

יצירת מערכת FPGA נמוכה מתחילה עם תקציב מפורט: לכידת חיישן, טרום עיבוד, תחבורה ללוגיקה, ביצוע אלגוריתם, העברה לצנרת, גיבוש, עיבוד, סריקה תצוגה.כל שלב מקבל קצבה מקסימלית המותרת במחזורי השעון ו- jitter-Sateation דוחות אימות התקציב בכל התנאים.

במדידת המערכת חיונית. a high-speed photodiode המצורפת לתבנית מבחן על התצוגה, מופעלת על ידי אירוע תנועה, אמצעים לעקביות מקצה לקצה בתוך microthers. Internal Logic מנתחים כל מחזור כדי לתפוס דוכנים בלתי צפויים או תוכן זיכרון. המדידות אלה סוגרות את הלולאה בין סימולציה למציאות, מחדש את תקציב הגמישות עבור עיצובים עתידיים.

אתגרים בעיצוב FPGA עבור מערכות אינטראקטיביות

המאמץ לפיתוח בעיצובים FPGA גבוה יותר מאשר עבור CPU או קוד GPU. שפות תיאור חומרה דורש חשיבה שונה, ואת הסינתזה מקום - ואת מחזור נתיב יכול לקחת שעות עבור עיצובים גדולים. צריכת חשמל היא דאגה עבור ראשי סוללה-אפתמכים; זרימת ASICs קבוע נשאר יעיל יותר עבור מוצרים עתירי גבוה.

עלות היסטורית הייתה מחסום נוסף, אך משפחות בעלות-אופטימיות כמו Xilinx Artix ו- Intel Cyclo להפוך את FPGAs לנגישות. כאשר FPGA יחיד מחליף CPU, GPU, ומספר ASICs, BOM יכול למעשה להפחית. Convergence of מעבד ומרקם ב-SoCs כמו Zynq-7000 הוא מאמת את המערכות האקולוגיות, מעורבות שבה מהנדסים אמיתיים עם ספקטרום פתוח ומעבדים מתקדמים, אך ורקמות, אך ורקמות את המעבדים עם סביבת משחק זה עדיין מתפקדים מתקדמים.

כיוונים עתידיים: Hybrid Compute and Edge VR

התעשייה נעה לעבר קידוד חד-משמעי של heterogeneous compute. AMD רכישה של Xilinx ו- Intel של OneAPI מודיעה על עתיד שבו מרק FPGA הוא מאיץ ראשון לצד GPU ו- CPU ליבות. Cache-coherent interconnects כמו CXL מאפשר FPGA לשתף זיכרון עם מעבדים עם חסכוני, חומרה של חומרה-קלידית, עשוי להיות ממריצים, ללא מנועים של CXL.

עבור היישומים ה- VR התובעניים ביותר - סימולטורי טיסה מקצועיים, הכשרה כירורגית, בידור מבוסס מיקום -FPGAs יישארו הפתרון עבור עמידה בדרישות שקיפות תוכנה לבד לא יכול להבטיח שילוב של עשרות או בלוקים ומעבדים וקטור לתוך מרקים FPGA הוא מטושטש הקו בין FPGA ו GPU, המאפשר רשת עצבית בהקצאת היד והבנה ישירות בתוואי הלט.

במבט קדימה, רשתות 6G ומחשוב קצה ידרוש אפילו תקציבים הדוקים יותר עבור ענן VR. FPGAs בקצה יכול לבצע עיבוד החבילה רשת, וידאו ⁇ , וחיזוי מכשיר אחד, צמצום החדירה העגולה בין נזל מרחוק לבין סט סטמנט קל משקל של כלי רכב. FPGA מתאים דחיסה וחיזוי לתנאי רשת שונים בזמן אמת, שמירה על חוויה חלקה של FAS וגמישות ייחודית להפוך את ה-PG באופן בלעדי שלהם רק כדי להפוך את ה- PG.