קודים נמוכים של אחריות נמוכה (LDPC) הם סוג של קודים תיקון שגיאות ליניאריות שהפכו אבן הפינה של התקשורת הדיגיטלית המודרנית שלהם, הביצועים הקרובים-Shannon-limit ומקבילות טבועה להפוך אותם אידיאליים עבור יישומים עתירי ביצועים גבוהים כגון 5G NR, Wi-Fi 602.11ax), תקשורת לווינית ומערכות קוד עתידיות, עם זאת, האלגוריתם הפחתת דרישות עבור אלגוריתמיות (CDC) או קידודים (Dagal) באופן כללי (חומרים) באמצעות אלגוריתמים) לא יכול לעתים קרובות יכול לעתים קרובות להפעיל אותות חישוביים (חומרים)

LDPC קובע את אלגוריה

לפני צלילה לתוך עיצוב חומרה, חיוני להבין את עמוד השדרה המתמטי של LDPC decoding. תהליך decoding פועל בדרך כלל על גרף טנר המורכב מנקודות משתנה (ייצוג נקודות קוד) ולבדוק נקודות (ייצוג משוואות הסתברותיות) הודעות מועברות באופן רצוף בין נקודות אלה, עדכון אמינות (יחסי סודיות או Lwords) עד ספירה מקסימלית הוא מקבל קודים או קידוד).

יצירת אמונות (Sum- Product) Algorithm

האלגוריתם של המוצר הוא המקודש האופטימלי בהנחה שאין מחזורים בגרף הטנר.זה מצמיד את ההסתברויות האחוריות המדויקות על ידי החלפת מידע זרטי.עבור כל ההסרה, nodes משתנים לשלוח LLRs כדי לבדוק את הנקודות המקושרות, אשר עדכון באמצעות כלל טנגני היפרבולי (שלטון "טה" אופטימלי), בעוד היפרבולי ו hyperrcicrtchicial, דורש מורכבות גבוהה.

Min-Sum (and Scaled Min-Sum) Algorithm

כדי להפחית את החומרה מעל ראש, אלגוריתם המינוי מחליף את פעולות טנחה עם פעולות פשוטות יותר-מציאת מינימלית. סימולטור זה מציג מעלימות של LLRs, degrading decoding ביצועים. יישום מעשי להשתמש בגורמים מדרגים או תיקונים מלמטה (למשל, מינוס רגיל, מנטה-um) כדי לפצות את משפחת ה-m-m-reme- היא על ידי המורכבות הנמוכה ביותר עבור צינורות חומרים.

המונחים: Decoding

מעוות שכבתי מארגן מחדש את הגרף לשכבות (מבוסס על מטריקס בוד השוויון) בתוך כל שכבה, נקודות משתנה מעודכנים באופן זמני, ומאפשרות התכנסות מהירה יותר (בדרך כלל חצי ההרצויות) מנקודת מבט חומרה, מתפתל שכבתי מקטין רוחב פס זיכרון נדרש ומאפשר לאזור קוד קטן יותר, כי זיכרון משתנה-לא ניתן לעדכן ברובם של 5Gcoders מודרניים להשתמש בשכבה.

מדוע מאיצים חמורים הם חיוניים

המעבר מתוכנה להאצה חומרה מונע על ידי כמה מגבלות בסיסיות.1, באמצעות חישוב: 5G שיא נתונים עולה על 20 Gbps, המחייב קודקודים לעבד מיליארדי ביטים לשנייה באמצעות מאות של חומרים. A תוכנה מקודמת על מעבד סיליקון גבוה עשוי להשיג רק כמה מאות Mbps עם צריכת חשמל גבוהה, השני יעילות אנרגיה: מכשירים מופעלים סוללות לפעול בטווח של סיליקון ארוך-מטר (D) יכול להשיג רק שטח ליבה של זמן קצר יותר מאשר CvX-of-of-of-of-of-to-of-to-of-of-of-of-of-to-to-of-of-in-to-t) יעיל יותר.

דרישות עיצוב למכשירים הבאים

תכנון של מאיץ LDPC בעל ביצועים גבוהים כרוך איזון פרמטרים רבים תלותיים.השיקולים הבאים הם קריטיים במיוחד עבור 5G ומעבר.

באמצעות חתלתול ועצלות

Target throughput ישירות מכתיב מקבילות, תדירות השעון וספירת ההסרה. לדוגמה, מקודמת 10 Gbps עם אורך בלוק של 10,000 ביטים ו-10 טבלאות חייב לעבד כל היסוס ב 10 μs. thats לכפות מגבלות הדוקות על הנתיב הקריטי. high-end להשתמש לעתים קרובות בנתונים לא מולמים עם מספר רב של מחזור יחיד, לעתים קרובות.

אנרגיה יעילה

הכוח נשלט על ידי גישה לזיכרון (גם על שבב SRAM למשתנה ובדיקת הודעות צומת) ולוגיקה חישובית.טכניקות כדי להפחית אנרגיה כוללים: צמצום זיכרון bit-width (באמצעות קוונטיזציה ושקע), צמצום הפעילות באמצעות העברת נתונים, הפעלת שעון גינון עבור יחידות idle, ושימוש מעגלים תת-קרקעיים עבור הפעלה מהירה נמוכה עבור מכשירים ניידים וקודים מרובים חייב להפעיל את המאזניים באמצעות דרישות אנרגיה.

סקלאלה וגמישות

5G NR מגדיר אורך בלוק קוד מרובים (עד 26,112 ביטים עבור גרף בסיס LDPC 2) ושיעורי קוד רבים (מ 1/5 עד 8/9) מאיץ חומרה חייב להיות reurable כדי לתמוך בכל גרפים הבסיס והעלאת גדלים ללא חומרה מסיבית מעל ראש.זה מושג בדרך כלל על ידי תכנון מערך מודולרי של יחידות עיבוד שניתן לחבר לבנקים זיכרון שונים אשר תומך דפוסים / תבניות / הסרת חומרים.

אדריכלות זיכרון

זיכרון הוא לעתים קרובות צוואר הבקבוק.שתי קטגוריות הזיכרון העיקריות הן זיכרון משתנה (אחסוןLLR) וזיכרון צ'ק-נודה (אחסון הודעה מיידי) עבור קידוד שכבתי, הדלפק קורא הודעות צ'ק-נודה של שכבה אחת, עדכונים משתנים נוודים, וכותב בחזרה. Efficient Memory Partitioning (למשל, בנקים מרובים כדי להימנע מתכנים) ו- דוא"ל-port הם סימנים לשימוש בקבצי זיכרון קטנים.

סיום מוקדם והסכמה

כדי להימנע ממכשולים מיותרים, מאיצים חומרה ליישם את סיום מוקדם.השיטה הפשוטה בודקת אם כל משוואות בדיקת השוויון מרוצים לאחר כל הרצה.טכניקות מתקדמות יותר לפקח על השינויים של LLRs או למקם תסמונת משוערת.הפסקה מוקדמת יכולה להפחית את הזיהומים הממוצעים ב -30-50%, שיפור ישיר הן באמצעות חישוב והן באנרגיה.

אדריכלות: LDPC Decoders

הבחירה של אדריכלות היא סחרחורת בין דרך, אזור, כוח וגמישות.הקטגוריות העיקריות הן מקבילות לחלוטין, מקבילה חלקית, סידורית והיברידית.

אדריכלות מקבילה מלאה

בדלפק מקביל מלא, כל צומת משתנה לבדוק node הוא מיידי כמו מתגים ייעודיים (למשל, אחד לבדוק יחידת צומת בשורה של ממטריקס מבחנים) כל הצומת compute בו זמנית, המוביל אל הגבוה ביותר האפשרי דרך לוח.אדריכלות זו אידיאלית עבור מחסומים קצרים (למשל, 400 סיביות) ויישומים מהירים מאוד, עבור 5G אורך פעולה (לא פחות מ- 13,000 יחידות) לא סדירות (למשל, 000) לא פחות מחוספסיביות) לא פחות ממרחק של מספר אחד, 000 יחידות עיבוד אחד הוא גם כן, 000 יחידות).

אדריכלות במקביל

קודקודים מקבילים חלקית ליישם פחות אלמנטים עיבוד מאשר המספר הכולל של צמתים.המבצעים של הצומת הם זמן-multiplexed: כל רכיב עיבוד מטפל במספר משתנים או לבדוק צמתים על מחזורי שעונים מרובים. זה מפחית באופן דרמטי את העלות החומרית תוך שמירה על סביר באמצעות חישוב.החלטת עיצוב המפתח היא מספר הרכיבים (גורם המקביל) וכיצד הם מתוכננים על פני גרף 5GDGDXLEXO המסחרי ביותר עם מספר קודים עם מספר מקבילות עם מספר מאפיינים.

אדריכלות אוויר

קודים סידוריים מלאים משתמשים באחד או במספר רכיבי עיבוד, עיבוד אחד בודקים את הצומת ואת אחד משתנה חד-פעמי מחזור. Serial decoders יש את האזור הקטן ביותר ואת הכוח הנמוך ביותר (התאים ל-IoT), אבל דרך חישוב מוגבלת לעשרות מ"בפסים".

אדריכלות היברידית ושכבתית

עיצובים מודרניים לעתים קרובות משלבים עיבוד מקביל חלקית עם תזמון שכבתי.הקוד מעבד את השורה parity-check על ידי שורות (שכבת שכבה על ידי שכבה) באמצעות בנק של מעבדי בדיקה ובנק של מעבדי Node משתנים. בתוך כל שורה, מספר צ'ק nodes מעובדים במקביל, ועדכונים משתנים מתרחשים באופן מצטבר.

יישום טכנולוגיות: FPGA לעומת ASIC לעומת ASIC

פלטפורמת היעד משפיעה רבות על אפשרויות עיצוב.כל טכנולוגיה מציעה שינויים נפרדים בעלות, כוח, ביצועים, וזמן לשוק.

FPGA Accelerators

שדה-Programmable Gate Arrays (FPGAs) אטרקטיבי עבור ייצור פרוטוטיפט, נמוך כרכים, יישומים הדורשים קודקודים בעלי ערך רב (למשל, מטענים לווייניים) מודרני Xilinx (כיום AMD) RFSoCs ו- Intel Agilex FPGAs מכילים עשרות אלפי קודים ו- DSP בלוקים, כמו גם יתרון מהיר ל-GPSDPSDPSICK יכול להשיג אלגוריתם גבוה יותר עבור GCCD.

ASIC Accelerators

ממשקי Integrated (ASICs) הם האולטימטיבי בביצוע ויעילות אנרגיה. הם יכולים להיות מותאם לחלוטין עבור הקוד המדויק ואלגוריתם, ללא כל ראש עבור הדדיות. A 5G LDPC decoder ASIC בתהליך 7nm יכול להשיג 20 Gbps תוך פחות מ 1 pJ /bit, מה שהופך אותו מתאים עבור מעבדים בטלפונים ותחנות זמן קצר; הם דורשים שינויים הנדסיים חדשים בלבד.

ASIC ו- eFPGA

בין FPGAs ו ASICs שקרים מובנים ASICs (platform ASICs) ו- FPGAs מוטבע (eFPGAs) אלה מציעים בד לוגיקה מוגדר מראש עם routing urable, המאפשר כמה יכולת ב NRE נמוך יותר וכוח מאשר FPGA. עבור LDPC decoders, בלוק eFPGA יכול לשמש עבור החלקים גמישים (למשל, עבור רשתות קוד זדונית) הם צורך זה תמיכה חזקה.

טכניקות אופטימיזציה

טכניקות אופטימיזציה מתקדמות הן קריטיות כדי לענות על המפרטים התובעניים של 6G ומעבר.

פיתוי ותגובה

פישוט מחלק את הלולאה החמקמקה של הדלקוד לתוך שלבים מרובים (למשל, זיכרון קריאה, צמת בדיקה מותנית, לכתוב בחזרה, צומת משתנה מותני משנה מותש) כל שלב פועל באותו תדר השעון, גדל באמצעות חישוב על ידי חפיפה פעולות מפלטים שונים. Retiming עשוי להיות נחוץ כדי לאזן עיכובים ולעמוד בסגת התזמון.

חלוקת זיכרון ו-Double-Port

כדי לתמוך בגישה המקבילה על ידי יחידות עיבוד מרובות, זיכרון node משתנה מחולק לכמה בנקים.מבנה של parity-check ממטריקס קובע כי בנקים נגישים בו זמנית. חלק מהעיצובים משתמשים ב-SRAMs דו-פורט כדי לאפשר קריאה וכתיבה של אותו בנק באותה מחזור שעון.טכניקה נוספת היא לאחסן LLRs באופן מצטמצם הממזער את הקונפליקטים הבנקאיים בשכבות.

המונחים: Word-Length Optimization

קבוע-נקודה טבילה עם קוונטיזציה נאותה חיוני עבור יעילות חומרה.טווח מינימלי של bit-widths בין 4 ל 8 סיביות ל-LLR. Extensive סימולציות חייב לוודא כי רעש קוונטי אינו גורם אובדן ביצועים.שימוש בשקיקה וסיבוב יכול להפחית קצת יותר עדין. כמה אדריכלות מעסיקה דיוק משתנה: גבוה מראש עבור מסלולים מוקדמים, נמוך מוקדם יותר.

מצגת ו-Offset Compensation

עבור קודקודים מבוסס קטין, גורמי דרוג או ערכים מלמטה ניתן ליישם כדי לבדוק פלטי node. גורמים אלה עשויים להיות קבועים עבור כל הקידודים (סרפל) או מותאם להתאמה (ביצועים מתקדמים יותר) תוכניות הסתגלות דורשות לוגיקה שליטה נוספת, אך יכול להניב 0.2 dB רווחים בקידוד.

תסמונת סיום מוקדם של שימוש בתסמונת בדיקה

הסיום המוקדם הפשוט ביותר משווה את הווקטור התסמונת המקוטב לאפס.אם כל הפיסות של התסמונת הן אפס לאחר היסוס, עצירות דמקה.זה דורש עץ מופחת (למשל, או-tree) לשלב את כל פלטי הסימון. Power-aware decoders יכול לכבות את העץ עד השלב הסופי של הצתה כדי למנוע הדבקה מיותרת.

מחקר: 5G NR LDPC Decoder Accelerator

תקן 5G NR LDPC coder מתמחיש את ה- Tradingoffs. סטנדרט 5G מגדיר שני גרפים בסיס: BGHz1 (הארכה עד 26112 ביטים) ו- BG2 (עד 84,000 ביטים אך עלייה משמעותית של סיליקון) הוא חייב לתמוך בכל הגדלים מ- Z עד 384. A-of-of-the-the-art יכול להשתמש בשכבה כפולה של 0x2D.

כיוונים עתידיים

מכשירי תקשורת הדור הבא כבר דוחפים את עיצוב קודר LDPC לכיוון אופקים חדשים.שלוש מגמות חשובות בולטות.

Machine Learning-Enhanced Decoding

גישות מבוססות למידה עמוקה נחקרות כדי להחליף אלגוריתמים קבועים. Neural decoders יכול ללמוד לתקן ליקויי ערוץ ספציפיים (למשל, קידוד, התערבות) ללא מודלים מפורשים.עם זאת, יישום חומרה של מקוד עצבי נשאר מאתגר בשל פעילות לא לינארית עומס חישובי גבוה. אחד מבטיח בכיוון היברידי הוא להשתמש ברשת עצבית קטנה כדי להתאים באופן דינמי גורמים או סיום מוקדם, אשר יכול להיות מתרבים עם יחידות חומרה מינימליות (תוספת).

קודים שאינם בינאריים

קודים שאינם בינאריים של LDPC פועלים על שדות גאלואה של סדר גדול מ 2 (למשל, GF(64), הם מציעים תיקון שגיאה מעולה עבור אורך בלוק קצר, אבל עלות של עיבוד צומת מורכב הרבה יותר (requiring Fourier Transforms או טבלאות תצפית מסיביות). ASICs אחרונים מראים כי קודים לא בינאריים יכולים להיות מעשי עבור יישומים נמוכים, קצר כגון ICE-Creable) כגון 7.

מנגנוני הגנה עצמית והגנתיים

מכשירים עתידיים עשויים להיות צריכים לתמוך בסטנדרטים מרובים (5G, Wi-Fi 7, לווין, Li-Fi) בו זמנית או ברצף מהיר.זה קורא ל מאיצים הניתנים להגדרה מחדש שיכולים לעבור באופן דינמי בין גרפים בסיס שונים, הרמת גדלים ואלגוריתמים (למשל, מ Min-sum ועד למוצר סופי) עם תצורה מינימלית על פני קוארזה-מחדשה-מחדש (GRA) הם גמישים בין פתרון ביניים, כלומר, כמו פתרון ASFP ל- ASIC, לספק פתרון.

אינטגרציה עם ערוץ Decoding and Demodulation

הצעד הבא הוא לשתף פעולה הדוקה עם הדגמה (דופר חתמת רכה) ו בלוקים אחרים של קודק ערוצים.קידוד משותף יכול לשפר את הביצועים על ידי החלפת מידע רך לעתים קרובות יותר. מאיץ חומרה קשיח שמשלב בין דאפר ופענח בצנרת אחת יפחיתו את הגמישות והאנרגיה.

מסקנה

מאיצים קשיחים עבור LDPC decoding הם טכנולוגיה קריטית להשגת גבוה דרך, שקיפות נמוכה ויעילות אנרגיה הדורשת על ידי מכשירים תקשורת הדור הבא.מעצבים חייבים באיזון בזהירות, אדריכלות זיכרון, גמישות, ו קוונטיזציה כדי לענות על הדרישות המגוונות של 5G ומעבר. בעוד ארכיטקטורות מקבילים מציעים מהירות מקסימלית עבור קודים קצרים, חלקיקים מקבילים למחצה הפכו את הביצועים של מהירות גבוהה יותר, כגון: יישומים מתקדמים, אם יש צורך חזק יותר, אם כי אם כי אם כיור מאובטחים, כמו גם על ידי יישום יעיל יותר, אם יש צורך חזק יותר, בעוד ארכיטקטור יעיל יותר, בעוד ארכיטקטורת אבטחה גבוהה יישום של 5Gbin יהיה, בעוד ארכיטקטורת אבטחה גבוהה, בעוד ארכיטקטורת גבוהה, בעוד ארכיטקטורת גבוהה יותר, בעוד ארכיטקטורת אבטחה גבוהה, בעוד ארכיטקטורת אבטחה גבוהה, בעוד ארכיטקטורת גבוהה יותר, בעוד ארכיטקטורת אבטחה גבוהה, בעוד ארכיטקטורת אבטחה גבוהה, בעוד ארכיטקטורת גבוהה יותר, בעוד ארכיטקטורת גבוהה יהיה מסוגלות גבוהה יותר, בעוד ארכיטקטורת אבטחה גבוהה יותר, בעוד ארכיטקטורת, בעוד ארכיטקטורת אבטחה גבוהה יותר, בעוד ארכיטקטורת אבטחה גבוהה יותר, בעוד ארכיטקטורת אבטחה גבוהה יותר, בעוד ארכיטקטורת גבוהה יותר,

משאבים חיצוניים

  • (FLT:05G NR LDPC Code Specifications:FLT) 1 3GPP TS 38.212, V17.0.0, "Multiplexing and Channel coding", דצמבר 2021 זמין ב-FLT:23GPPFLT 3: 3.
  • (ב) [ה] [ה]] [ה]] [ה]] [ה]] [ה]]] [ה']'[ה']'[ה]']'[ה']'[דרושה]']'[']'[ה']'[']'[ה']']'[']'[ה']']']'['[']']']'[ה'[ה']'[']'[ה']'['[']'[ה'[ה']'[ה']']']']'['['['[']']']']']'[ה']']'[ה'[ה'[ה'[']']']']']']'[ה'[ה']'[ה'[ה']'[ה']']']'[ה']']']'['[']'['[']']'[']']'['['[']']'['['
  • [ה]הההההתערות של מינוס המילניום: [ה] ב''' [ב']' [ה']'[ה]']'[32], ב'[[1924]], ב[[1924]], [[1924]]]], [[1924]]]]]], [[1924]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]], [[1924]]]], [[1924]]]]]]]], [[1924]]]], [[1924]]]]]]]]]]]]]]]]]]]], [[1924]]]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]
  • [ה] [ה]] [ה]] [ה]] [ה]] [ה'] [ב]]'[ה]']'[ה']'[ב]']'[ב]']'[']'[']'[']'[']'[32], ב'[32]'[32]
  • [ה] [ה]] [ה] [ה]] [ה]] [ה]] [ה]] [ה]]]] [ה]]], [ה] [ה]]]] [ה]]], [ה'], [ה']'[ה']'[ה']'[ה']']'[ה']']'[ה'[ה']']']'[ה']']'[ה'[ה']']'[ה'[ה'[ה'[ה'[ה'[ה']']']'[ה'[ה']'[ה']']']']'[ה']']'[ה'[ה']']']']']']']'[ה'[ה']']'[ה'[ה']'[ה']']'[ה'[ה']']'[ה'[ה']'[ה']']']']']'[ה'[ה']'['['[ה