מדוע FPGAs מעצבים מחדש את המציאות הכמעט-מציאותית עיצוב

המציאות הכמעט-ריאליסטית התפתחה ממשיכה נישה לכוח המניע על פני המשחקים, ההכשרה הרפואית, סימולציה אווירוקל, ועיצוב תעשייתי. בעוד שרבים ממרכזי השיחה ברזולוציה תצוגה, שדה הראייה, ואופטיקה, האדריכלות הבסיסית קובעת האם מערכת VR מספקת החלטות משכנעות או גורמת לאי-נוחות של מערכות מחשוב מבוזרות (FPGAs) הפכו ללא ספק קריטיות בביצועים של טכנולוגיות מורכבות, ואפילו ממעבדות של עיבוד נתונים של מערכת הפעלה נמוכה.

תפקיד ה-FPGAs ב- VR Pipelines

FPGA הוא מעגל משולב אשר בלוקים לוגיים וחיבורים יכולים להיות מוגדרים לאחר הייצור.בניגוד CPU שמביא וקודש הוראות או GPU אשר מעבד תוכניות צל ב Warps, FPGA מיישמת מעגל חומרה מותאם אישית ישירות בסיליקון.זה אומר כי משימות קריטיות זמן כגון היתוך, צילום תמונה, והצגת ביצוע עם רזולוציה של מדד בתנודות, במקום לוח זמנים של סימולציה, במקום לוח זמנים זה, כלומר, עבור לוח זמנים של 20 סימולציה, 000 שניות, במקום לוח זמנים של לוח זמנים זה חייב להיות סימולציה, במקום לוח זמנים של סימולציה, 000.

צינורות VR טיפוסיים משתמשים ב-DPU דיסקרטי עבור עריכת בעוד מיקרובקר או מעבד יישומים מטפל יחידת המדידה האינטורטית של אוזניות (IMU), מצלמות, וממשק תצוגה.אדריכלות מפוצלת זו מציגה מבולעת, תקשורת מעל הראש, ו- jitter. על ידי הטמעת FPGA מעודכן לצד או במקום של מעבדים אלה, יכול למזג נתונים ברמת החומרה, להחיל עיוותים מינימליים של מערכת ההפעלה, אפילו יותר.

היתרונות האדריכליים על פני גישות מסורתיות

GPUs מצטיינים במבצעים הצפים במקביל מסיבי, ו ASICs לספק יעילות כוח ללא פשר עבור פונקציה קבועה. FPGAs תופסת קרקע בינונית שמתאימה היטב לדרישות המתפתחות של VR.

המונחים: Levelp Flexibility

ראשי VR חייבים להתאים למערכת הרחבה של קלטות: בתוך מצלמות, חיישני מעקב עיניים, חיישנים עומק, ו-hptic משוב actuators. ASIC המיועד לדור חיישן אחד עשוי להפוך מיושן כאשר נראה מודולה חדשה. FPGAs יכול להיות reprogram כדי לתמוך ממשקים חדשים ללא חומרה מחדש.

המונחים: Ultra-Low Latency

מיקרובקרים מנהלים מערכות הפעלה בזמן אמת עדיין להסתמך על הפרעת טיפול ותזמון משימה, המציגה את Jitter. in aFPGA, צינורות ייעודי מעבדים כל דגימת pixel או חיישן עם מספר קבוע של מחזורי שעון.לדוגמה, יישומים תזמון:0AMD Xilinx FPGAFLT:1 יכול ליישם תיקון chromatic aberation ועיוות במהירות מלאה של CMIUMER לשנייה, אפילו דחוסים קריטי יותר.

אנרגיה יעילה עבור עומסי עבודה ממוקדים

מעבדים למטרות כלליות מבזבזים אנרגיה שמביאה וניתוק הוראות למשימות עיבוד אותות פשוטות. An FPGA מוגדר כמעבד ייעודי עבור אלגוריתם כגון SLAM (Sultaneous Localization ו Mapping) יכול לספק את אותו הדבר בשבריר של וואטאז', אשר קריטי עבור ראשי untethereds.

עיצוב מודולרי ו Scalable Hardware Design

אדריכלות ממוקדת FPGA מעודדת עיצוב חומרה מודולרי.בסיס עשוי לארח באמצע טווח FPGA בתוספת מחברים עבור mezzanine כרטיסי הוספת ממשקי מצלמה, מודולים רדיו, או Lidar. גישה זו מאפשרת ליצרנים לשרת tiers שונים - סימולטורים הכשרה מתקדמים מול ראשי צרכנים - על ידי ניצול אותו בסיס עם מודולים שונים, כל תוך שימוש חוזר של אותה קושחה FPGA.

גישה לפיתוח מובנה עבור VR

בניית מערכת תת-מערכת VR מבוססת FPGA דורשת מומחיות על פני עיצוב אלקטרוני, הנדסה קושחה ושילוב מערכת.השלבים הבאים מתווה את זרימת עבודה מוכנה ייצור אשר משנה ביצועים, כוח וזמן לשוק.

אדריכלות מערכת וחלוקת עבודה

לפני כתיבת כל HDL, הצוות חייב לפרופיל את כל צינור VR ולזהות אשר פונקציות להפיק תועלת רבה מהאצה החומרית.

  • (FLT:0)Sensor fusion:FLT:1 משלב נתונים מ- IMU, מגנטימטר, ו המעקב מבוסס המצלמה לתוך תנוחות אחת עם עצלות תת-מילות.
  • (FLT:0)Time-warp ו-projection:03: 1:1 התאמת המסגרת המושתתת על בסיס תנוחת הראש האחרונה רק לפני שסריקת-out כדי לשמור על סיבולת גם כאשר שיעורי מסגרת GPU יורדים.
  • (FLT:0)Display Drive: FLT:1 להפקת MIPI DSI או HDMI אותות עם תזמון מותאם אישית עבור LCDswitching מהיר או מיקרו-OLEDs, כולל תאורה אחורית עבור התמדה נמוכה.
  • (FLT:0) מעבד עיבוד צינורות: FLT:1 debayering, איזון לבן ותיקון סטריאו למעקב פנימי, לעתים קרובות דורש אדריכלות קו-חופר טבעי עבור יישום FPGA.

החלטות חלוקתיות כוללות גם אם להשתמש ב-FPGA כבקר עומד, מעבד משותף ל-SOC מארח, או כחלק מ-SoC heterogeneous SoC כמו ה-FLT:0Xilinx ZynqphFLT 1 או FLT:2 Intel AgilexFLT 3 משפחות המשלבות ליבות עם דרישות קודמות, אשר משפיעות ישירות על דרישות הזיכרון וצריכת רוחב הפס.

עיצוב HDL ו- IP Reuse

ההיגיון של FPGA מתואר באמצעות VHDL, Verilog, או SystemVerilog, לעתים קרובות מוגדל עם כלי סינתזה גבוהה-Level (HLS) אשר להמיר C / C++ ל- RTL.עבור VR, בלוקים התובעניים ביותר - כגון לוחמת וידאו מותאם אישית חסימת DR / מנוע אופטי בזמן אמת - הם בדרך כלל קוד יד RTL כדי לחלץ כל מחזור אפשרי של ביצועים קלים יכול להיות מופעל על ידי מערכת ההפעלה של מערכת ההפעלה של אבטחה CDR / מערכת ההפעלה כדי להאיץ את זהה אבטחה יעילה.

שילוב ופרוטוקול Handling

לוח VR מבוסס FPGA חייב לממשק עם מגוון רחב של היקפים, כל אחד עם פרוטוקול משלו:

  • (ב) ⁇ רזולוציה גבוהה:0) תצוגות רזולוציה גבוהה: FLT:1 MIPI DSI עם נתיבי D-PHY הפועלים עד 2.5 Gbps לכל נתיב, המחייבת התאמה קפדנית של מזהמים ופיצוי skew בתוך הבד FPGA.
  • (FLT:0) מצלמות מעקב אחר: FLT:1 (MIPI CSI-2 או LVDS ממשקים המספקים נתונים של Bayer גולמי ב-120+ fps, לעתים קרובות באמצעות ערוצים וירטואליים מרובים כדי לייעל את העיניים הנכונות בו זמנית.
  • (FLT:0)Hand Controllers:FLT:1 פרוטוקולי RF קנייניים או Bluetooth Low Energy, לעתים קרובות דורש מעבד רך-core (כגון מיקרובזה או RISC-V) ב- FPGA כדי להתמודד עם עיבוד חבילות מכונות המדינה.
  • (FLT:06-DOF Trackers:FLT:1 ; SPI או I2C ממשקים ל- IMU שבבים, הדורשים תזמון מדויק באמצעות נתבי חומרה ייעודיים, אשר מסנכרנים דגימות חיישן עם מחזור רענון התצוגה.

Designing the FPGA to handle these protocols in parallel involves creating dedicated interface controllers that feed into a central arbitration and memory subsystem. A DMA controller might prioritize display‑related transfers to avoid tearing, while camera pixel data is written to a different memory bank for the tracking processor. AXI4‑Stream interconnects are common for providing high‑bandwidth, low‑latency data movement between domains.

העברת נתונים מהירה ודיכוי עבור Wireless VR

Wireless VR מוסיף שכבה נוספת של מורכבות.FPGAs מצטיין בניהול 60 GHz או Wi-Fi 6E PHYs והטמעת קודים דחיסה וידאו קל משקל. במקום לשלוח מסגרות 4K גולמיות, ה-FPGA יכול ליישם אלגוריתם דחיסה חסר אובדן מוחלט כמו Display Compression (DSC) או תוכנית מבוססת גל קניינית דחוסה את המסגרת, מארגן את ה- IPGA, ומחסן אלגוריתם זה דחיסת שבבים היטב לממשקים של שבבים אחרים.

בדיקה אחרונה ב-World Testing

אימות FPGA משתרע הרבה מעבר לסימולציה.צוותים משתמשים בפלטפורמות חיקוי וחומרה-בהגדרות של ה- FPGA שבו תצוגה אמיתית של ראש מונחה על ידי לוח ה-FPGA. באופן אוטומטי תסריטים של בדיקות מזרקת נתונים IMU מראש ולוודא כי העיוות המתקבל מתאים הפניה קריטית של בקרת נכסים.com-ל-to-to-Photon-to-to-of-to-of-of-of-to-of-to-of-to-to-of-to-of-to-of-of-of-of-of-of-to-to-in-of-in-in-to-to-in הוא נמדד עם מצלמות מהירות גבוהה ו-sur-Fic LED-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-co-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur-sur

שימוש במקרים מתקדמים באימוץ FPGA ב VR

מעבר לעקביות הבסיסית והטבות פונות, יכולות FPGAs בלתי-נרשמות עם רכיבים סטנדרטיים.

« « « Rendering and Transport

מעקב אחר העין מבוסס קידוד קידוד מפחית את עומס GPU על ידי ניתוק רק את האזור העובר ברזולוציה מלאה. FPGA יכול לשחק תפקיד כפול: זה מעבד את התמונות העין כדי לחדד את המבט בתוך 1-2 מ', ולאחר מכן משככי כאבים את התמונה הניתנה עם רזולוציה מרובה-פתרון עצמי, כי ה-FPGA יושב ישירות בתצוגה, זה יכול ליישם את הפחתת דרישות ה- GPU באופן קבוע יותר.

חיישנים בזמן אמת חיישנים Fusion for Inside-Out Tracking

ראשי מודרנים מסתמכים על אלגוריתמים SLAM שהם compute-intensive.FPGAs יכול להאיץ את מיצוי התכונה הקדמית - פילטרים, זיהוי פינות, ומפיץ מחשוב - ישירות על זרם pixel. A Xilinx נייר הראה כי FPGA יכול לבצע FPGA כולל זיהוי FAST ו- BRIEF descriptor חישוב עבור VGA-SOLre ב תמונות תחת מיקרוסקופיות בטווח הארוך ביותר של CGA, אשר משאירהטווח נמוך יותר של כוח עליון של CGA.

עיבוד Haptic ו- Feedback Loops

סימולטורים אימון Immersive לעתים קרובות לשלב כפפות או אפודים עם עשרות ממריצים. aFPGA יכול לקרוא פקודות להנקה כוח ממנוע הסימולציה על Ethernet וליצור אותות PWM מדויקים עבור כל פועל עם סינכרוניזציה תת-מיליתיתיתית בו זמנית.זה יכול גם לסגור לולאה כוח מקומי באמצעות ADCs, הרחקה בזמן אמת ניטור בטיחות ולהבטיח משוב רב עוצמה כי הוא יכול להיות מאוד microGACer של חומר חזק יותר מאשר זה יכול גם לסגור לולאה של שליטה.

התמודדות עם אתגרים לפיתוח וחלוקת

למרות הבטחתו, שילוב של FPGAs למוצרי VR מגיע עם מכשולים שיש להכיר אותם ולנוהל.

כישרון מיוחד ולמידה Curve

כתיבת קוד FPGA בעל ביצועים גבוהים דורש ידע עמוק של עיצוב דיגיטלי, סגירת תזמון, ומניפולציה חומרה של FPGA מהנדסים מנוסים הם ביקוש גבוה, ואת זמן ה-up עבור צוות ממוקד תוכנה יכול להיות משמעותי. אסטרטגיות מייגציה כוללים שימוש ב- HLS עבור פחות קריטי קוד, אימוץ של ליבות IP מ-FPGA, והשקעה באימון מתמשך של מסגרת ההפעלה IPFlowed, אם כי הוא רק חלופות נמוכות יותר של פיתוח FPR.

עלויות ו-BoM Considerations

FPGAs הם בדרך כלל יקרים יותר ליחידה מאשר מיקרובקר או באמצע טווח SoCs. עבור ערכת צרכנים שבה כל דולר נחשב, FPGA עשוי להיות קשה להצדיק.עם זאת, בשווקים מקצועיים ומפעלים - סימולטורים חלליים, הכשרה כירורגית, יישומים צבאיים - הביצועים והגמישות לעתים קרובות עולים על העלות של רכיב יחיד FPGA כדי לאחד כמה שבבים דיסקרטיים (מיקרו, IC, לעתים קרובות יכול להפחית את עלויות ניהול פונקציונליות גבוהה יותר ויותר.

ניהול עשיר בתוך ראש - Enclosures

FPGAs לצרוך גם כוח סטטי ודינמי.בעוד מכשיר Lattice קטן עשוי לצייר מתחת וואט, טווח ביניים Xilinx Kintex או Intel Arria 10 יכול להתפזר 5-15 W, אשר חייב להיות מנוהל בתוך מתחם בעל ראש מונחה, טכניקות כמו שעון חיתוך, חלקית תצורה (ההההחלת בלוקים לוגיים שאינם נדרשים עבור יישום VR), כולל קיבולת תרמית של מערכת ההפעלה של ציוד סטנדרטית של מערכת ההפעלה.

מערכת אקולוגית Fragmentation ו- IP Compatibility

בניגוד לצמד CPU-GPU שנהנה מ- API מאוחדים כמו DirectX ו- Vulkan, מרחב VR FPGA הוא יותר אד-הוק.כל מוכר FPGA מספק ממשק תצוגה משלו, ממשקי MIPI וממשקי זיכרון, אך הבטחת שהם עובדים יחד ללא גליטים ספציפיים של Opentime דורש לעתים קרובות בדיקות אינטגרציה נרחבות כגון ה-FLT:0PI AllianceFSERSERSFSERSERSERSERSERSERSERSERSERSERSERSERSERSERSERSERSERSERS, וממשקים, אך ורק 3DIFSER LTS LTS LTS, אך ורק 3DHICER LTS, אך ורק מ-FS LTS LTS LTS LTS LTS, אך ורק כדי להפחית את התכונות של מערכת ההפעלה של מערכת ההפעלה עם תכונות הפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של VRFHXRHXRHX2, אך ורק כדי להפחית את התכונות של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של VRFRHX

מגמות שמציינות את עתיד האינטגרציה של FPGA-VR

הסינרגיה בין לוגיקה טכנולוגית ומציאות מדומה היא רק ההתחלה.מגמות טכנולוגיות רבות יזרזו אימוץ בחמש השנים הקרובות.

AI-Assisted FPGA Development

מדגמים AI שיכולים להמיר רשתות עצביות ישירות לתוך FPGA bitstreams - כגון AMD Xilinx של Vitis AI - הם מקלים על להטביע פונקציות AI בזמן אמת ישירות בצנרת VR.דמיין FPGA שפועלת רשת עצבית נמוכה עבור זיהוי מחווה יד לצד בקר התצוגה שלה, כל בתוך אותו סיליקון מסלק את הצורך לשלוח נתונים כדי לשמר, שמירה על תכונות חומרה גבוהה, כמו גם תכונות יכולות להוסיף.

מודולים מורכבים heterogeneous עבור VR ו AR

[הפלטפורמות המתפתחות משלבות ליבות CPU ביצועים גבוהים, בלוק GPU, ומרקג FPGA לתוך חבילה אחת.מודולים אלה compute יכול לכפות ראשי הדור הבא, שבו החלק FPGA מוקדש לעיבוד חיישן בזמן אמת ו- GPU הופך את העולם הווירטואלי ללא שיתוף פעולה:0IntelFLT:1 ו-LTF:2AMIQ מאפשר שיתוף נתונים מאוחד בין GPUlin-GREDEXDIEXDIEXER (GF) מאפשר איסוף גבוה (GFLT) ו-GFLT).

Wireless Cloud VR ו- Edge Processing

כדי לספק חוויות VR פוטוריאליסטיות מענן, ספקי שירותים צריכים אולטרה יעילות והובלת עצלות נמוכה מאוד. FPGA מבוסס צומת קצה יכול לפענח מספר זרמי VR בו זמנית, ליישם את החוסם, ולקוד אותם מחדש עבור לקוחות דקים.מודל זה פיצול להפוך, נתמך על ידי OpenXR ענן גורמות תוספות, הוא התאמה טבעית עבור מאיץ FPGA שיכול להיות דינמי בתנאי אבטחה רשת.

מינימום וצרכנות

כקטן, נמוך כוח FPG כמו Lattice CrossLink-NX או Microchip PolarFire להיות יותר מסוגל, הם יופיעו בראשי כיתה הצרכנים לא כתכונה כותרת, אבל כאפשרות בלתי נראית. הם עשויים להתמודד עם עיבוד תצוגה בזמן אמת בזמן אמת בעוד ש-SoC החכם מנהל את מערכת ההפעלה. Over Time, ה-FPGA יכול להיות כמו ראשי תיבות של IGA הוא היום, כמו סוללות משולבות, כמו גם סוללות.

לקראת מערכת פיתוח קוהשטיבית

עבור FPGA-enabled VR לחצות את הצ'מ מטיפוס לייצור המוני, מערכת אקולוגית הפיתוח חייבת להתבגר.זה כולל עיצובי התייחסות פתוחים עבור תצוגות ראש VR, ספריות IP משותף FPGA התומכים בסביבות VR גדולות, ותוכניות הסמכה אשר לאמת ספקי אבטחה ודירוגי ביצועים חיוניים.

פיתוח רכיבי חומרה וירטואליים של FPGA הוא מאמץ מאתגר אך עמוק מתגמל.זה דורש תערובת של עיצוב דיגיטלי ברמה נמוכה, במהירות גבוהה PCB הנדסה, והבנה עמוקה של תזמון צינורות VR.השלם - שכר - יכולת רווח, אולטרה-נמוך, אולטרה-נמוך, מערכות VR יעילות כוח - דוחף את הגבולות של מה אפשרי במחשוב immerive כלים כמו ו-GA הופך להיות נגיש יותר של מחשבי-ה, כלומר, הוא מסוגל יותר, מערכת ההפעלה של מחשבתית של מערכת VR, הופכת להיות נגישה בעתיד, והופכת להיות נגישה, והופכת להיות נגישה, כלומר, כלומר, כלומר, מערכת VR, מערכת VR, היא מערכת VR, היא מערכת VR, היא מערכת VR יעילה יותר, היא מערכת VR יעילה יותר, היא לדחוף את הגבולות של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכות VR יעילה יותר, והיא הופכת להיות נגישהמחשבה, היא מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה הנוכחית של מערכת VR יעילה יותר, היא לדחוף את הפונקציונלית יותר, היא לדחוף את הגבולות של מערכות VR יעילה יותר, היא לדחוף את מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של מערכות VR יעילה יותר, והיא הופכת להיות נגישה, והיא הופכת להיות נגישה,