הגדלת שערי לוגיקה לתוך עיצובים FPGA כוללת הבנה של יכולות החומרה ותכנון יישום ההיגיון בהתאם. חישובים ושיקולים מתאימים להבטיח תפעול יעיל ואמינה של המערכת הדיגיטלית.

FPGA Logic Resources

FPGAs מכיל בלוקים לוגיים configurable (CLBs) כי ליישם פונקציות לוגיות.כל CLB כולל שולחנות תצפית (LUTs), טבלאות כפייתי, ועיבוד משאבים.הכרת מספר LUTs זמין ו- טבלאות קצה עוזר בתכנון שילוב ההיגיון.

חישוב לוגיקה Gate Usage

כדי לקבוע את מספר השערים הלוגיים הדרושים, לנתח את פונקציות ההיגיון ואת המורכבות שלהם.לדוגמה, לוח 2-input ושער משתמש אחד LUT, בעוד פונקציות מורכבות יותר עשויים לדרוש מספר UTs. סווט את ה-LUTs הדרושים עבור כל פונקציות מספק הערכה של ניצול משאבים.

שיקולים מעשיים

בעת שילוב שערי לוגיקה, שקול מגבלות תזמון, עיכובים של אות וצריכת חשמל.מיקום תקין ומילוי ביצועים אופטימיזציה ולהפחית את הכדאיות.בנוסף, להבטיח כי ההיגיון הכולל אינו עולה על יכולת ה-FPGA.

דוגמה: Calculation

אם מתכננים מעגל עם 10 שערים ו-5 שערי אור, וכל שער דורש 1 LUT, סך הכל LUTs הדרושים הם 15. אם ה-FPGA יש 100 LUTs זמין, עיצוב זה משתמש 15% של המשאבים, עוזב מקום ללוגיקה נוספת.