ניהול כוח הפך אבן הפינה של מערכות דיגיטליות מודרניות, המשפיע ישירות על חיי הסוללה, התנהגות תרמית ואמינות ארוכת טווח.ב FPGA ו ASIC עיצובים, היכולת לשלוט צריכת חשמל ברמת החומרה היא קריטית יותר ויותר. VHDL (VHSIC Hardware Description Language) מספק מסגרת חזקה לתיאור וליישם אסטרטגיות ניהול חשמל מתוחכמות, החל משעון פשוט מתפתל למתח מורכב, אשר יכול להיות ממריץ את כל אסטרטגיות עיצוב מתקדמות.

ניהול כוח בעיצובים דיגיטליים מודרניים

צריכת חשמל במעגלים דיגיטליים מסווגת באופן רחב עוצמה דינמי וכוח סטטי.עוצמה דינמי עולה מן הטעינה וניתוק של עומסי קיבולי בכל פעם מעברי אות, והוא בקנה מידה עם תדירות השעון ואת הכיכר של מתח האספקה. כוח סטטי, או כוח דליפה, הוא נצרך גם כאשר אין מעבר מתרחש, בשל דליפות תת-קרקעית ושער דליפות זרם.

מעצבים חייבים לאזן ביצועים, אזור וטכניקות ניהול כוח. Power כדי להפחית את הכוח הדינמי על ידי הורדת מתח ותדירות במהלך תקופות פעילות נמוכה, וכדי להפחית את הכוח סטטי על ידי הפעלת כוח כדי למנוע בלוקים או באמצעות שימוש בתאי נמוך-הדבקות.טכניקות אלה חייבות להיות מעוצבות בקפידה כדי להימנע שגיאות פונקציונליות, הפרות תזמון, ושטח מוגזם מעל פני.

VHDL ככלי לניהול כוח

VHDL מציע רמה גבוהה של מופשטת עבור מודלים של לוגיקה שליטה, מכונות המדינה, ונתיבי נתונים.הפשטה זו מועילה במיוחד לניהול כוח כי היא מאפשרת למעצב להגדיר התנהגויות מורכבות, מונעות אירועים - כגון כניסה למצבים נמוכים, להתעורר על הפרעות, או עיגול קנה מידה - מבלי להיכנס לפרטים ברמת השער.

מפתח VHDL בנייה לניהול חשמל כוללים הקצאות אות במקביל, דוחות תהליכים, מכונות ממשלתיות סופיות, ומינוי רכיב.לדוגמה, שעון פשוט מאפשר אותות להיווצר עם תהליך המנטר דגלי פעילות, או בקר ממריץ כוח יכול להיות מיושם כמכונה מדינה שרצף מתגי חשמל ותאים בידוד.

סימבול של תכונות ניהול כוח ב VHDL מאפשר אימות של רצפים של השכמה, שעון ללא נצנצ'יץ, ותיקון מעברי מתח סטנדרטיים.זה מפחית את הסיכון של באגים שעלולים לגרום לכשלים קטסטרופליים בסיליקון הייצור.

טכניקות ליבה הטמיעו ב-VHDL

שעון GING

(FLT:0Clock gatingFLT:1) הוא אחד טכניקות הפחתת כוח בשימוש נרחב ביותר.זה מקלקל את השעון לרישום או מודול כאשר הנתונים המאוחסנים אינם נדרשים, חיסול פעילות מעבר מיותרת. ב VHDL, שעון מויישם בדרך כלל באמצעות שעון מאפשר (CE) אות CE נוצר על ידי שילוב לוגיקה אופציונלית או מכונה מדינה סופית כי לזהות תנאים נוספים, כך שלא ניתן להוסיף שינוי, כך שלא ניתן לבצע שינוי נוסף, כך שלא ניתן להוסיף שינוי, אם לא ניתן לבצע שינוי נוסף.

הגישה הקלאסית של VHDL היא להשתמש אם הצהרה בתוך תהליך שעון:0 כלי סיינטזה באופן אוטומטי להפר תא גלי שעון (לחיצת ושער) מקוד כזה, בתנאי שההסתברות גבוהה מספיק כדי להצדיק את יתרת הראש. מעצבים יכולים גם מיידית את תאי שעון עבור שליטה על ידי נזיקין.

גלי שעון יכולים להפחית את הכוח הדינמי ב-20% עד 50% בעיצובים אופייניים, בהתאם לגורם הפעילות.זה יעיל במיוחד במעגלים של נתונים, שבו רישומים רבים מחזיקים ערכים ארוכים.יכולתו של VHDL לבטא את זה באופן ברור מאפשר לוגיקה להפוך את זה לשפה של בחירה ליישום שעון הגלום הן FPGAs והן ASICs.

כוח GING

(FLT:0) Power gatingFLT:1) הוא טכניקה אגרסיבית יותר כי חותך את מתח האספקה לבלוק שלם, חיסול צריכת חשמל דינמי סטטית עיצובים ASIC, כוח הגלום הוא הבין על ידי הוספת מתגי חשמל (בדרך כלל ראש או מתגי רגל) בין אספקת החשמל ואת רשת הכוח הפנימית של בלוק משמש כדי לתאר את השליטה הלוגיקה כי לכבות אלה על תאים מעופפים כמו גם חסימת תאים אחרים.

בקר חשמל ב VHDL לעתים קרובות מורכב מכונה מדינה סופית עם מדינות עבור פעיל, שינה, ו Wake-up. במהלך המעבר לישון, הבקר הראשון קובע אות שימור (עבור רישום לא עקבי המדינה), ולאחר מכן disables השעון, ולאחר מכן פותח את מתג הכוח. במהלך השג סגור ראשון, את המתחים למעלה (בדוגמת באמצעות סימולציה), ולאחר מכן הוא מקבל מענה מדויק על ידי התזמון חייב להיות חסימת, אם כי הוא סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף סוף, הוא מאפשר את התזמון, את התזמון, אם הוא מאפשר רצף של התזמון, אם הוא חסימת, אם הוא מאפשר רצף של התזמון, אם הוא מאפשר רצף של התזמון, אם הוא מאפשר תזמון, אם כי הוא מאפשר תזמון, אם כי הוא חסום, לאחר התזמון, אם כיפוף, לאחר התזמון, לאחר התזמון, לאחר התזמון, לאחר התזמון, אם כי הוא סגור, לאחר התזמון, לאחר התזמון, הוא סגור, לאחר התזמון, אם כי הוא יכול להיות חסום, לאחר התזמון, לאחר התזמון, לאחר התזמון, הוא סגור, לאחר התזמון, הוא סגור, הוא סגור, לאחר התזמון, לאחר ה

הגדלה של כוח יכולה להפחית את הכוח הסטטי על ידי פקודות של גודל, אבל היא מציגה שטח מעל פני מתגים ותאים בידוד, ומגדילה את המורכבות בתכנון הרצפה. VHDL מאפשר למעצב לפרמטר את מספר תחומי הכוח ואת פרוטוקולי הבקרה, מה שהופך את העיצוב לדרג.

דינמי וולט ותדירות גבוהה Scaling (DVFS)

DVFS מאמת את תדירות המתח והשעון בפועל בהתבסס על עומס עבודה.מתח נמוך מפחית את כוח דינמי ו סטטי באופן חד-משמעי, בעוד שהורדת תדירות מפחיתה כוח דינמי באופן ליניארי. ב VHDL, ניתן ליישם את השליטה DVFS כמכונה מדינה המנטרת את הנגדים של הביצועים או בקשות חיצוניות, ולאחר מכן סוגיות למתח (באמצעות ממשק סדרתי כמו I2C) ו- נית ל- נית ל- שעון PLL.

לדוגמה, מודול VHDL עשוי לזהות כי מעבד הוא בתקופת אוטונומיה נמוכה ולהורות יחידת ניהול הכוח (PMU) כדי להפחית את המתח הליבה ל 0.8V ולנשוף את תדירות השעון.על קבלת משימה חדשה, זה מקטין את סימולציה של DVFS דורש מודל של עיכובים תלויי מתח במסלולים לוגיים; זה נעשה לעתים קרובות עם שיטות ניתוח סטטי ולא אימות לחלוטין, אבל VHD הוא עצמו הוא שליטה מלאה סימולציה.

סוגי הטיפות וההתמדה החזקים של VHDL מתאימים היטב להגדרת מתח / זוגות (למשל, סוג dvfs state הוא (HIGH PERF, MEDIUM, LOW POWER) ותנאי המעבר.הלוגיקה המסונתזתנת היא קומפקטית ומהירה.

Multi-Voltage Domains and Level Shifters

כאשר עיצוב מכיל מספר תחומים מתח (למשל, הליבה 1.0V ו- 1.8V I / O), אותות מעבר בין תחומים חייב לעבור דרך משתנים ברמה כדי למנוע שערים מזיקים או אי דיוק של רמות לוגיקה. VHDL מאפשר למעצבים לעבור שינוי רמות מיידי של מיקום באופן מפורש כדי לתאר את סמכות התחום באמצעות תכונות או קבועות.

עבור עיצובים ASIC, VHDL יכול לשמש כדי להגדיר תחומי כוח ול annotate אשר רישומים שייכים לאיזו דומיין. מידע זה מועבר כלי המקום-ודרך כדי להנחות את יצירת טבעות כוח ומגים.ב FPGAs, תחומים רב-voltage הם לעתים קרובות ממפה לבנקים שונים או ל- VCC מסילות, ו- VHDL (למשל, באמצעות synsis) תכונות אני מאמת את הסטנדרטים I.

אסטרטגיות ניהול חשמל מתקדמות

המדינה: שכנוע ו Wake-Up Logic

כאשר בלוק הוא מופץ כוח, המדינה הפנימית שלו אבודה אלא אם כן משתמשים רישומים מיוחדים של המדינה.הרישוםים האלה יש אספקה משנית שנשארה, שמירה על תוכן ספין-אפלופ במהלך השינה. VHDL יכול מודל כזה על ידי מתן מיידיות של ספין-אפ-אפלופ פרימיטיבי או באמצעות ישות אישית הכוללת קלט.

החזרה רשומה על עלייה באזור אך באופן דרמטי להפחית את זמן השבת מכיוון שהבלוק יכול לחדש את המקום שבו הוא נשאר ללא עומס זיכרון. VHDL Testbenches יכול לדמות מחזורי שימור על ידי הדבקה של סיכת השימור ואמת שלמות הנתונים.

התאמת טפט (AVS)

AVS היא טכניקה סגורה-loop שמתאים את המתח מבוסס על ביצועי סיליקון אמיתיים, לעתים קרובות באמצעות נתיב העתק או אוסטרול טבעת למדוד מהירות תהליך. VHDL יכול ליישם את לולאת הבקרה הדיגיטלית, כולל ממשק ADC (למשל, לקריאה של חיישן טמפרטורה על שבב) ו- PID קומפטטור אשר מצמיד קוד מטרה.

AVS יכול להשיג שולי מתח כמעט-אופטימליים, לחסוך 10-30% יותר כוח בהשוואה למתח קבוע הגרוע ביותר. התפעולי והספרייה המספרית של VHDL הופכים אותו פשוט ליישום אלגוריתם הבקרה.

שיקולים ואתגרים

יישום ניהול כוח ב VHDL דורש שיקול זהיר של מגבלות תזמון, במיוחד במהלך מעברי מצב. שעון גלימה מציגה מערכת / מערכת יחסים של מערכת יחסים בין האות מאפשר ואת קצה השעון, אשר חייב להיות נתקל כדי להימנע glitches. Power gating דורש ריצוף של מתגים בידוד עם תזמון מדויק, המוגדר לעתים קרובות ב UPF (תבנית כוח לא מוגדר) או CPF (תבנית כוח משותף) עם ניתוח סטטי) עם תזמון סטטי.

יושרת אות היא דאגה נוספת: כאשר שעונים הם שער, התחנה הפתאומית ומתחילים יכולים לגרום לרעש בעל עוצמה. סימולציה VHDL לבדה לא יכולה ללכוד אפקטים אנלוגיים, כל כך סימולציה של חתימה מעורבת או ניתוח לאחר עיכובים מומלץ.בנוסף, לוגיקה שליטה עצמה צורכת כוח; זה מעל הראש חייב להיות שקול נגד החיסכון כדי להבטיח תועלת נטו.

עבור סינתזה, מעצבים צריכים להימנע מכתיבה VHDL כי בטעות יוצר latches או משלב לולאות בתוך נתיבי בקרת חשמל.שימוש של איפוס סינכרוני מכונות מצב מוגדר היטב מומלץ. כלים כמו Xilinx Vivado או Synopsys עיצוב Compiler לספק אפשרויות סינתזציות בעלות כוח נמוך כי אופטימיזציה אוטומטית שעון gating ועוצמה גינון על בסיס VHD מאפשר אותות.

המונחים: Power Management

פיזור של ניהול כוח הוא מאתגר כי זה כרוך במספר מצבי כוח, אירועים מתעוררים סינכרוניים, ואינטראקציות עם שאר המערכת. VHDL Testbenches יכול מודל התנהגות דומיין כוח על ידי מתחי אספקה ניתוק (אמיתי או וירטואלי) באמצעות אותות, ועל ידי הצגת עיכובים עבור דחיית מתח. אימות מבוסס אימות יכול לבדוק כי תאי בידוד הם במצב הנכון לפני כוח ושעון לא מגלגל שעון.

כלי אסטיום כוח יכולים לקרוא קבצי פעילות סימולציה VHDLs (VCD, SAIF) כדי למקם כוח דינמי. עבור כוח סטטי, שולחנות דליפות עבור כל תא טכנולוגיה משולבים עם מעברסתברויות.שימוש VHDL כדי להניע סימולציות אלה נותן הערכות כוח מוקדם מדויק, המאפשרת עצירות מסחר בין שטח וכוח.

יישומים אמיתיים

ניהול כוח מבוסס VHDL מתפשט ב-SoCs ניידים, מעבדי IoT, רשתות ASICs, ומודולים מכ"ם של כלי רכב.לדוגמה, מעבד קצה IoT בעל כוח נמוך ב-28nm CMOS משתמש VHDL כדי ליישם מצבי שינה מרובים: אור עם שעון gating, שינה עמוקה עם כוח מתפתל (מתאים רק דומיין קטן תמיד), והפסקתי זהה זהה לחלוטין עם הזמן החיצוני, אם זה לא יציב, אם זה לא משנה, אם זה לא משנה, אם זה לא משנה, או אחרת, אם זה לא משנה, אם זה לא משנה, אם זה לא משנה, זה עדיין לא מספיק, אם זה עדיין לא משנה, אם זה לא מספיק, אם זה לא מספיק זמן, אם זה לא מספיק, אם זה לא משנה, אם זה לא משנה, אם זה לא משנה, הוא רק צמצם את זה לא מספיק, אם זה לא משנה, אם זה לא מספיק, אם זה לא משנה, הוא רק צמצם את זה לא מספיק, אם זה לא משנה אם זה לא מספיק, אם זה לא מספיק, אם זה לא משנה אם זה לא משנה, הוא רק צמצם את זה לא פחות או אחרת, הוא רק צמצם את זה לא פחות או אחרת, הוא רק צמצם את זה לא מספיק

בעיצובים של FPGA, כגון אלה שנמצאו ברדיוים המוגדרים בתוכנה או עיבוד בסיס, VHDL כוח ניהול כוח יכול לזרז תדרי שעון על בסיס טעינת ערוצים, צמצום דרסטי של התפוגות חום.

מסקנה

VHDL נשאר שפה חיונית ליישום ניהול כוח בעיצובים FPGA ו ASIC.היכולת שלה מודל שליטה לוגיקה, מכונות המדינה, וממשקים ברמה גבוהה, בשילוב עם יכולת הסינתזה שלה, הופכת אותו אידיאלי לתיאור גלי שעון, כוח קידוד, DVFS, וטכניקות אחרות. מעצבים אשר לשלוט ב- VHD כוח יכול להשיג הפחתה משמעותית הן באנרגיה דינמית והן ברמת סטטית, לשרת יעילות גבוהה יותר של כוח ניהול כוח.

(ב) לקריאה נוספת על מושגים של ניהול חשמל, ראה את המאמרים ויקיפדיה על FLT:0-שעה (ה) ,(FLT:2 Power gatingFLT 3: 3, ו-FLT:4) ו- כפל מתח דינמי ותדירות הגדלה:5 עבור הנחיות מעשיות, Xilinx Power Analysis GuideddsFLT 7 (G440) מספק מתודולוגיה מפורטת עבור עיצוב FPGA נמוך.