מודלים של תאומים דיגיטליים בעיצוב ADC: פרדרגום חדש עבור אופטימיזציה של ביצועים

העיצוב של ממירים אנלוגיים-לדיגיטליים בעלי ביצועים גבוהים (ADCs) התבסס באופן מסורתי על ההסתברות הפיזית הרצינית, האפיון מעבדה נרחב, וכוונון אמפירי. גישה זו, תוך שהיא יעילה, היא זמן-consuming, יקרה ומוגבלת ביכולתה לחקור את המרחב המלא של עיצוב.מודלים תאום משנים את הנוף הזה.

מהו מודל גנטיקה דיגיטלי עבור מערכות ADC?

תאום דיגיטלי הוא יותר מאשר סימולציה סטטית.זהו ייצוג חי המעדכן באופן מתמיד עם נתונים מהמקבילה הפיזית שלו - או, בשלב העיצוב, עם מודלים נאמנות גבוהה של המערכת הגופנית המיועדת.

  • (FLT:0) מאפיינים חשמליים: 1FLT:1 Nonlinearities, רעש קוונטי, דגימה ג'ייטר, מגבלות רוחב פס וטווח דינמי.
  • (ב) התנהגותו של הרב-המאה: 1FLT:1 השפעות מהתחממות עצמית, סחף תלוי טמפרטורה, ופיזור כוח על פני מערך הממיר.
  • (FLT:0) גורמים מכניים וסביבתיים: FLT:1 חבילה טפילטיקה, הפיכה תת-קרקעית, אספקת מתח והתערבות אלקטרומגנטית.
  • (ב) ,0) תוצאות שונות: FLT:1Build: Monte קרלו מודלים עבור ניצולי המוליכים למחצה ועיוות.

על ידי שילוב של תחומים אלה לסימולציה מאוחדת, התאום הדיגיטלי הופך פלטפורמה לחקר האופן שבו ADC יפעל בתנאים ריאליים של הפעלה - תנאים שקשה או בלתי אפשרי לשכפל באופן מלא על ספסל מבחן.

מדוע תאומים דיגיטליים חשובים ל-ADC Performance Simulation

ADCs הם מרכיבים קריטיים בתקשורת, הדמיה רפואית, מכ"ם ו-IoT תעשייתי.הביצועים שלהם משפיע ישירות על מדדים ברמת המערכת כמו יחס אותות-לכאורה (SNR), טווח דינמי ללא עוררין (SFDR), ויעילות כוח.

(ב) ,0) ,7) ,

  • (FLT:0) התכנסות עיצוב של Faster: מהנדסים 1FLT) יכולים לרוץ אלפי גורים פרמטרים בשעות במקום שבועות, זיהוי גדלים טרנסיסטורים אופטימליים, ערכי capacitor ותזמון השעון.
  • (FLT:0) הפחתה: 1FLT 1 , תאום דיגיטלי יחיד יכול לחסל מספר מחזורי ספין של ייצור סיליקון, חיסכון של מיליוני עלויות מסיכה וזמן הנדסי.
  • (FLT:0) אמינות מוכחת: תאומים דיגיטליים יכולים להעיד על מתח על פני פינות קיצוניות של טמפרטורה, מתח ותדירות ללא סיכון חומרה.
  • (FLT:0Cross-domain Optimization:FreaLT:1) ניתן להעריך בין בלוקים אנלוגיים ודיגיטליים (למשל, אלגוריתמים של קלוריות, עיבוד דיגיטלי) יחד.

לדוגמה, בצינור ADC, התאום הדיגיטלי יכול לדמות את ההשפעה של capacitor לא מתאים על אי-לינאריות אינטגרלית (INL) ולאחר מכן לכוון אוטומטית לולאה של רקע כדי לפצות - כל לפני טייפ.

בניית תאומים דיגיטליים עבור אופטימיזציה של ADC

רכישת נתונים ומודל Calibration

הצעד הראשון הוא לאסוף נתונים מדויקים על הטופולוגיה של ADC הפיזי.זה כולל רשתות טרנזיסטור ברמה גבוהה, מופק מודלים parasitic, ערכי התנגדות תרמיים, והנתונים נמדדים מעיצובים קודמים או שבבי מבחן מצאי.עבור עיצוב חדש, התאום בנוי מן הקרקע באמצעות FLT:0foundry PDK (Pros Design Kit)rated 1 ו-APTD נגד מבנה קטן.

אינטגרציה Multi-Physics Simulation

פלטפורמות מודרניות של תאומים משלבות סימולטורים אלקטרומגנטיים, תרמיים ועיגולים.כלי כמו FLT:0 Ansys ElectronicsveFLT:1 או FLT:2Keysight PathWaveveveveveveofLT 3 מאפשרים שיתוף פעולה של ליבות אנלוג ADC עם מודלים לוגיקה דיגיטלית וחבילה.

  • (ב) ,0) , חסימה לפני ריצוף 1 (הופנה מהדף ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ).
  • (ב) [15] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ,0) אספקת חשמל (ב) , אספקת אספקת אספקת אספקת מזון, ניכויים, IR טיפות.
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

קישור נתונים בזמן אמת (לקיום ADCs)

אם התאום הדיגיטלי משמש למעקב אחר שדה או ניהול מחזור חיים, הוא מזרם נתונים חיים מה- ADC הפיזי באמצעות חיישנים על הסיפון (זמן, אספקת קודים, תפוקה נוכחית), לולאת משוב זו משפרת את הדיוק ומאפשר תחזוקה חיזויית - למשל, גילוי כאשר ADC הוא סחף מתוך מפרט בשל ההזדקנות.

מחקר מקרה: אופטימיזציה של 12 סיביות 1 GS / SAR ADC עם תאומים דיגיטליים

שקול רישום חיזוי מוצלח (SAR) ADC תוכנן עבור תחנת בסיס 5G. המטרה היא למקסם את SNR תוך שמירה על כוח תחת 50 mW. באמצעות תאום דיגיטלי, צוות העיצוב מבצע את האופטימיזציה הבאה:

  1. (FLT:0)Capacitor DAC מחלחל: ההרחבה 1 (התאום) מפעילה ניתוח מונטה קרלו של אפקטים לא מתאימים.זה מגלה כי אדריכלות בת 7 סיביות מקטין שגיאות DNL על ידי 0.2 LSB בהשוואה למערך בעל משקל בינארי, חיסכון 15% כוח.
  2. (FLT:0)Comparator Offset calibration:cioFLT:1) מודל תת-מודל התרמית מראה כי חימום עצמי גורם 2 mV מכווץ סחף בטמפרטורות.התאום מכוונן אוטומטית הלולאה ביטול דיגיטלי כדי לפצות בתוך 100 ns.
  3. (FLT:0)Clock Jitter: FLT:1 סימל 10 ps RMS Jitter מביא לירידה של 1.2DB ב SNR.התאום ממליץ על תיקון מחדש עיצוב כדי להדק ג'טר ל 5 ps, לשחזר את הביצועים שאבדו.
  4. (FLT:0) Power Supply:FLT:1 A Supplyple of 50 mV ב 100 MHz degrads SFDR ב 3 dB.התאום הדיגיטלי מזהה כי הוספת הרגולטור המקומי LDO על-chip מבטל בעיה זו, עם רק 2 מ"ר כוח.

כל האופטימיזציה הזו מאומתת בתאום לפני שכל סיליקון מוטבעת.ה השבב הסופי משיג 68 dB SNR ו-78 dBc SFDR ב-48 מ'W - תוך התאמה לתחזיות התאום בתוך 0.3 dB.

שילוב בינה מלאכותית ומכונה למידה עם תאומים דיגיטליים

הגבול הבא הוא הטמיע AI ישירות לתוך התאום הדיגיטלי כדי לאפשר זיהוי עצמי של ADCs. (FLT:0) מודלים למידה Machine Learning Models, סימולציה נתונים מן התאום כדי לחזות מדדי ביצועים כמו פונקציות של פרמטרים עיצוב.

  • רשת עצבית יכולה למפות דפוסים לא מתאימים ל- INL, ולאחר מכן ליצור שולחן מבט לתיקון דיגיטלי, השגת קלברציה במיקרו-שניות במקום מילימטרים.
  • סוכני למידה של חיזוק יכולים לחקור התאמות שלב השעון בתאום כדי למזער את הכוח תחת מטרה דינמי SNR, להסתגל לשינוי תנאי הפעלה.

פלטפורמות כמו FLT:0 ;MATLAB / SimulinkirFLT ( 1:1) כבר תומכים בגישור משותף של מודלים AI עם תיאורים התנהגותיים ADC.התאום הדיגיטלי הופך לתיבת החול עבור אימונים בלוקים AI אלה, ומבטיחים שהם מתאחדים באופן איתן לפני פריסה.

אתגרים ועיסוקים טובים

מודל פידלון לעומת מהירות סימבול

תאום דיגיטלי מפורט מדי עשוי לרוץ לאט יותר מאשר זמן אמיתי, להביס את מטרתו.המהנדס חייב לבחור את רמת הפשטות הנכונה: רמה מלאה של טרנזיסטור עבור בלוקים קריטיים (משותף, buffer), מודלים התנהגותיים ללוגיקה דיגיטלית או מערך גדול.FLT:0adaptive meshing and ModelductionFal Reductioner:1LT טכניקות מסייעות לשמור על דיוק תוך סימולציה מקודמת.

ניהול נתונים

תאומים דיגיטליים מייצרים כמויות עצומות של נתונים – מפות זמן, עיוותי מתח, קוד הרטוגרם.מסד נתונים מובנה ושכבת הדמיה הם הכרחיים.שימוש בסטנדרטים פתוחים כמו FLT:0ModelicaFLT:1 עבור מודל מערכת יכול לשפר את יכולת הגומלין בין כלים.

המונחים: Hardware

לא משנה כמה מתוחכמת התאומה, יש לאמת אותה מפני מדידות פיזיות.פרקטיקה נפוצה היא לבנות ההרחבה:0 (FLT:0)Hardware-in-the-the-loop (HIL)BuildFLT:1 ההתקנה: התאום הדיגיטלי פועל על מעבד FPGA או מעבד, נהיגה אבטיפוס ADC באמצעות ציוד מבחן, והפלטים הממדדים משווים לעדכונים מדומים.

אבטחה והגנה על IP

תאומים דיגיטליים מכילים נכסים אינטלקטואליים עיצוביים רגישים.חברות צריכות לפרוס צפנת ובקרות גישה, ולשקול באמצעות תאומים המבוססים על ענן רק באמצעות סביבות מאובטחות, ניתנות לביקורת.

עתידם של תאומים דיגיטליים בפיתוח ADC

ככל שצומתים למחצה מתכווץ ו- ADC דורשות הסלמה, תאומים דיגיטליים יהפכו להכרחיים.כמה מגמות מאיצים אימוץ:

  • (FLT:0Cloud-based Twin Services:FLT:1) Foundries ו-EDA ספקים מציעים תאומים דיגיטליים שנבנו מראש עבור ארכיטקטורות ADC סטנדרטיות, צמצום המחסום לכניסת קבוצות עיצוב קטנות.
  • (FLT:0) תאומים של מערכות שלמות על שבב (SoCs): ⁇ FLT:1 ⁇ ADCs מוטבעים יותר ויותר ב SoCs מורכבים עם מעבדים דיגיטליים, זיכרון וראשי חזית RF. תאומים ברמת מערכת יאפשרו שיתוף פעולה של כוח, אזור, תאימות אלקטרומגנטית.
  • (FLT:0Lifetime Digital Twins: FLT:1 A תאום שמתחיל בעיצוב וממשיך באמצעות ייצור, מבחן, ומבצע שדה הופך לחוט דיגיטלי, המאפשר משוב לדורות הבאים.לדוגמה, נתונים מאלפי ADCs בתחום ניתן לאסוף כדי לשפר את המודלים ואת כללי התכנון.

לסיכום, מודלים תאום דיגיטליים אינם רק טכניקת סימולציה - הם מתודולוגיה טרנספורמטיבית עבור ADC הנדסה. על ידי אימוץ תאומים דיגיטליים, צוותי עיצוב יכולים להפחית את הסיכון, לקצר את זמן לשוק, ולהשיג רמות ביצועים שנחשבו בעבר בלתי ניתן להשגה.