הבנת ה-Ph-Locked Loop כמערכת משוב

לולאה שננעלת בשלב היא ביסודה מערכת בקרת משוב שלילית המסנכרנת אוסוציאל מקומי עם אות התייחסות נכנס.הבנה הליבה היא כי הלולאה מצמצם באופן רציף את השגיאה בשלב בין שני האותות, ויוצרת מצב מנעול שבו הן תדירות והן שלב מתאימים בתוך סובלנות קטנה.בניגוד ללולאה פשוטה של תדירות, PLL משתמשת במידע כטעות שלו, אשר מאפשר סינכרון מדויק אפילו נוכחות של רעש או סחף.

שלושת בלוקים חיוניים יוצרים שרשרת סגורה: הגלאי שלב משווה את ההתייחסות ואת פלט VCO, ומייצר מתח שגיאה פרופורציונלית של ההבדל בשלב שלהם.המסנן לולאה זה אות שגיאה, הסרת רכיבים גבוה ועצב את התגובה הדינמית של לולאה. לבסוף, אוסטר מבוקר מתח מייצר גלציה תקופתית אשר התדר נקבע על ידי השגיאה המסוננים.

ישנם שני טווחי תדר ברורים המאפיינת את ביצועי PLL.טווח הלכידת הוא הלהקה התדירות שבה הלולאה יכולה למשוך את VCO לתוך מנעול של מדינה חופשית.טווח המנעול, הנקרא גם טווח התחזוקה, הוא האזור שבו הלולאה שומרת פעם על מנעול.בלאה מסוג II מעוצב היטב, טווח המנעול הוא בדרך כלל רחב יותר מהטווח הלוכד, לעתים קרובות הבנה משמעותית אלה היא תנאי הכרחי כאשר הוא להגדיר תנאים ראשוניים כאשר הוא להגדיר את התנאים הראשוניים שלך.

PLL מסווגים על ידי סוג וסדר שלהם.סוג מתייחס למספר של אינטגרטורים במסנן לולאה.סוג I לולאה יש קוט יחיד במקור, מתן רווח סופי DC ושגיאה שלב לא אפס קבוע של מצב לאפס עבור שלב תדירות. a type II לולאה יש שני integrators, מניבה רווח DC אינסופי ושגיאה שלב יציב של אפס.

מדוע דיסוציאציה Op-Amp משנה

בניית PLL מגבר תפעולי ולא באמצעות PLL IC ייעודי כמו 4046 או LM565 מציעה כמה יתרונות פדגוגיים.You לקבל גישה ישירה לכל צומת פנימי, אשר מאפשר לך לחקור ולהבין את הטרנספורמציות האות בכל שלב.אדריכלות הפתוחה מאפשרת לך לשנות בלוקים בודדים באופן עצמאי, החלפת רכיבי מסנן בזמן אמת, ולהתבונן כיצד שינויים אלה משפיעים על ההתנהגות הכוללת על לולאות מסחר בלבד, לפתח לולאות קשות של סימולציה.

מגבר תפעולי מתאים במיוחד למשימה זו משום שהם יכולים לבצע ריבוי, סינון, שינוי ברמת שינוי, ונפיחות עם מספר קטן של רכיבים חיצוניים.שימוש בחבילות סטנדרטיות quad או דגימה כמו TL074 או LM324, אתה יכול ליישם את כל שלושת בלוקים PLL על לוח לחם יחיד תוך שמירה על על על על על על על על על על על על על על על העלות הנמוכה של אלה מדגם ספקטרום נוח של דגימות נוח יותר מטווח אודיו כמה מאות מהירויות תדרי רדיו נמוך יותר מכמה מאות מהירויות, ומהירות גבוהה יותר מטווח נמוך.

לעומת זאת, שבבים משולבים PLL לעתים קרובות להסתיר נקודות פנימיות, מה שהופך את זה בלתי אפשרי לצפות את פלט הגלאי בשלב או לסינון תגובה ישירות.הם גם יש זרמי משאבה קבועים ופילטרים להתנצלות המוגדרת מראש להגביל את ההתאמה אישית. על ידי בניית שלך, אתה לומד כיצד לעצב עבור טווחי לכידת ספציפיים, לחבק גורמים, דרישות רעש - יכולת העברה ישירה לתכנון מקצועי.

בחירת צוות וציוד

לפני תחילת ההרכבה, לאסוף קבוצה שלמה של רכיבים וציוד בדיקה.איכות לוח הלחם ואספקת החשמל שלך ישפיע ישירות על האמינות של המדידות שלך, במיוחד כאשר מתמודדים עם אותות אנלוגיים ברמה נמוכה בגלאי שלב ופילטר לולאה.

  • (FLT:0) מגברי תפעול:FLT:1 ; שתי חבילות כפולות או quad כגון TL074 (JFET קלט, רוחב פס טוב) או LM324 (בפול, חד-פעמי מסוגל) עבור יישומים מדויקים, לשקול את OPA2134 או MCP602. TL072 הוא בחירה יעילה עם רעש נמוך וניסויי עבור מהירות אחת לפחות עבור גלאי xif הוא בדרך כלל אחד - הוא דגם XD אחד - 3 גרם ל-XD יחיד - הוא בדרך כלל - 3 גרם ל-XD יחיד - הוא דגם XD יחיד - 4 גרם ל-XD (או דגם VAMP) הוא בחירה אידיאלי עבור דגם VAMP) הוא בחירה יעילה עבור דגם אחד - 3 גרם ל-XD יחיד (D) עבור דגם XD יחיד של דגם אחד - 3 גרם).
  • (FLT:0)Resistors:FLT:1 מבחר מ 1 k ⁇ ל 1 M ⁇ בערכי E24 סטנדרטיים. Precision 1% סרט מתכת-סרט מומלץ עבור מסנן ו רכיבי תזמון VCO. Include מספר 10 k ⁇ ו 100 k ⁇ 3mpots עבור התאמות כוונון.
  • (FLT:0)Capacitors:FLT:1 Ceramic capacitors מ 100 pF עד 100 nF עבור עקיפה ומסנן גבוה, אלקטרוליטי או סרט קפיטורים מ 1 μF עד 100 μF עבור לולאה מסנן זמן קבוע אספקת חשמל decoupling.
  • (ב) ⁇ :0 (ב) ⁇ (ב"ד) , 1N4148 או 1N914 אות דידות על בניית שערי XOR והגנת הקלטות נגד יתר.
  • (FLT:0Function גנרטור: FLT:1; גל חטא נקי או מקור גל מרובע עם אמפליטודה ותדירות הסתגלות. עבור בדיקות ראשוניות, תדירות קבועה סביב 1 kHz ל 10 kHz הוא אידיאלי.
  • (FLT:0)Oscilloscope:FLT:1 , יקפן כפול או ארבעה ערוצים עם לפחות 10 רוחב פס של MHz. יכולת אחסון דיגיטלית מועילה ללכידת התנהגות טרנספורמטיבית במהלך רכישת מנעולים.
  • (FLT:0) Power Supply:EdFLT:1 אספקת פיצול של ±12 V או ±15 V מספקת חדר ראש מקסימלי עבור מעגלים דגי O-amp.אם באמצעות היצע יחיד, לבנות קרקע וירטואלית באמצעות מתפצל מתח ו- סמן buffer. Linear הרגולטורים (למשל, 7812/79 עדיפים על החלפת ציוד למזער רעש.
  • (FLT:0)Breadboard and interconnects:FreaLT:1) השתמש לוח לחם ללא מכר עם התנגדות מגע נמוכה ו-22 AWG מוצק קוהיל, לשמור אורך קצר, במיוחד סביב VCO וגלא גלאי שלב, כדי למזער קפיות פרזיטית והפיכה מעופפת.חשב להשתמש במטוס קרקע או לפחות רכבת קרקע ייעודית.

לקבלת הדרכה נוספת על בחירת הדגה והיישום, מתייחס לסימן הבקשה של FLT:0 [Texas Instruments Note on Single-supply O-amp designFLT:1 [המסמכים האלה מספקים ייעוץ מעשי על הטיה, טווח קלט משותף-מודד, ומגבלות התנופה פלט רלוונטיות ישירות לבניית PLL.

שלב 1: שינוי אות

אות ההתייחסות חייב להיות נקי, יציב, ומפונק כראוי לפני שהוא נכנס לגלאי שלב.חבר את מחולל הפונקציה שלך ללוח הלחם באמצעות מעוקב מתח אגנין באמצעות חלק אחד של חבילת הדגמת שלך. buffer זה מונע את הגלאי בשלב לטעון את הגנרטור ומספק כונן נמוך-סרח מסוגל לספק אמפ עקבי ללא קשר לשלבים הבאים.

אם גנרטור הפונקציה שלך יש השפעה DC או עיוות הרמוני, לשקול הוספת מסנן פשוט פסיבי גבוה פאסיבי ב buffer קלט להסיר את רכיב DCHz. עבור הפניה גל חטא, ייתכן גם רוצה להעביר את האות דרך מסנן דו-צדדי קצר הזמנה שנייה עם תדר חיתוך מספיק רק מעל היסוד כדי לדכא את הניקוד כי יכול לבלבל את הגלאי. Alen-Key באמצעות שני דגימה ו-Facter אחד יכול לשרת את ה- kopt 2.

בניסויים ראשוניים, בחר תדירות התייחסות בטווח של 1 kHz ל 10 kHz. הלהקה תדר זה נופל בטווח התפעול נוח של דגי ⁇ תכלית כללית והוא נמוך מספיק כדי לצפות על רוב הווקליקוסקופים ללא כלה.כפי שאתה מקבל ביטחון, אתה יכול לדרג את העיצוב לדרג גבוה או נמוך יותר על ידי התאמת ערכים רכיב.

שלב 2: שלב דקטור יישום

הגלאי שלב הוא הלב השגוי של ה- PLL. התפוקה שלו חייבת להיות פונקציה ליניארית או כמעט ליניארית של ההבדל בין ההתייחסות לבין הפלט VCO לפחות טווח תואר ±90. שתי גישות המבוססות על דגימה מעשי נגישות לתחביב: ההכפלה האנלוגית והשער XOR.

Analog Multiplier with Discrete Components

מתכפלת אנלוגית בת ארבעה קודרנטית אמיתית יכולה להיבנות באמצעות דגימת אפיים וטרנסים מתאימים בתצורה של תא גילברט, אבל זה דורש התאמה זהירה והטיה. מכפיל דו-מושבי פשוט יותר יכול להיבנות באמצעות דגימה, שתי דידות, וכמה מתנגדים.העיגול פועל על ידי מעבר של מגבר תחת שליטתו של קלט אחד, בעוד שני אותות מוכפלים לדגימים.

למטרות חינוכיות, הגישה הדו-ממדית מספיקה כדי להפגין זיהוי שלב, אך היא מציגה אי-לינאריות שיכולות להשפיע על טווח הלכידת והה ליניאריות.אם אתה דורש גלאי מדויק יותר, שקול באמצעות מכפיל ייעודי IC כגון AD633 או MPY634, המספקים פונקציות העברה מותאמות עם רכיבים חיצוניים מינימליים.

שלב XOR Dtector Using Op-Amp

הגלאי XOR הוא היישום הפשוט ביותר עבור קונסולת ה- PLL הראשונה, זה דורש להמיר את ההתייחסות ואת הפלט VCO לתוך גלי מרובע, ולאחר מכן לשלב אותם עם פונקציה בלעדית-OR. הערך הממוצע של הפלט XOR משתנה לינארי עם ההבדל בין שני גלי רבוע, מ- 0 כאשר הם בדיוק בשלב (עבור מחזור חובה של 50%) לאספקה מלאה כאשר הם נמצאים במרחק של 180 מעלות של מתח.

כדי ליצור את הגלים הריבועיים, להגדיר שני חלקים של דגי דגימת אפס כמו גלאי משוב חיובי (סיינט טריגרים) זה היסטריה מונעת טריגר כוזב עקב רעש על אותות קלט.בחר hysteresis סף של בערך 100 mV כדי לשמור על רגישות טובה תוך דחיית רעש קלט.שני הגלים רבועים מוזנים לתוך הפונקציה XOR.

ניתן לבנות אנלוגיה מעשית כדלקמן: להאכיל את שני גלי רבועים לתוך שלב בלתי נמנע מסכמת את המגבר באמצעות התנגדות של ערך שווה.התפוקה המגברה הממסתמת תהיה הסכום המופנם של שני גלי הריבועים. כאשר שני קלטים הם גבוהים או שניהם נמוך, הסכום מייצר מתח כי, כאשר מקודדים על ידי דיודות, מניב את האמת XOR באופן ספציפי, עם הפניה נמוכה ו- V-1, ו- V-1 רמות ה- V-1, כאשר הם 0-10 הוא 0.

הסבר מפורט של לוגיקה שער XOR ותרגום שלה מעגלים אנלוגיים, להתייעץ עם (FLT:0 זה הדריכה על לוגיקה משולבת לוגיקה לוגיקה לוגיקה לוגיקה 1FLT:1 [מד] את הפלט בשלב עם multimeter תוך שינוי באופן ידני של שלב של אות קלט אחד.You צריך לצפות שינוי מתח ליניארי בערך 0 V למתח המלא כמו ההבדל מ 0 עד 180 מעלות הערה כי גלאי XOR יש טווח ליניארי ל-180 מעלות.

שלב 3: Loop Design

מסנן הלולאה הוא המרכיב הקריטי ביותר לקביעת ההתנהגות הדינמית של PLL. זה חייב לדכא את הקרע הגבוה של גלאי שלב תוך מתן מידע שגיאה נמוך לעבור לקלט בקרת VCO.זמן המסנן קבוע ישירות מגדיר את רוחב הפס של לולאה, לכידת טווח, ותגובה transientית.

מגבלות RC

מסנן פאסיבי ראשון פסיבי RC נמוך פאסיבי, המורכב ממתנגד יחיד ו capacitor הקרקע, הוא הקל ביותר ליישם אבל יש חסרונות משמעותיים.מתח הפלט אינו מבולח, כך לטעון מקלט VCO יכול לשנות את הזמן האפקטיבי ולהציג שגיאות.בנוסף, מסנן הראשון מספק רק 20 dB לעשור של רולף, אשר עשוי לא מספיק כדי לדכא את השלב הבא בתור התדר גלוי.

יתר על כן, מסנן פסיבי לא יכול לספק רווח DC.התת של הגלאי שלב לעתים קרובות מתנדנד רק כמה וולט, ו VCO עשוי לדרוש טווח שליטה גדול יותר כדי לכסות את אורך התדר הרצוי.

Active Second-order Filter

מסנן פעיל שנבנה סביב דגימת אופיו מתגבר על המגבלות הללו על ידי מתן buffering ומאפשר תגובה מסדר גבוה יותר.התצורה הנפוצה ביותר עבור יישומי PLL היא הסוג השני-integral (PI) מסנן זה מורכב של סמן זה מורכב של סמן מזהה תמונה tegrator עם התנגדות בסדרה עם הפונקציה ההעברה כוללת קוטב במקור, אשר מספק רווח אינסופי ולוודא שלב קבוע של 0acior ממוקם על ידי רזולוציה יציבה של â â â â â â ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ â â ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ â ¢ ¢ ¢ ¢ ¢ â ¢ ¢ â ¢ ¢ â â ¢ â â â â â â â â â â â â ¢ â â ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ â ¢

בחירת ערכי רכיב מסנן דורש ידע של רווח VCO, אשר בא לידי ביטוי בהרץ לתנודתי. למדוד את רווח VCO, ליישם מתח DC ידוע קלט בקרת VCO ולמידת התדירות המתקבלת. חזור על המדידה הזו עבור מספר נקודות מתח בתוך טווח התפעול הצפוי לקבוע את הליני והמדרון. ברגע שאתה מכיר את רווח VCO (Kvco) ב Hz /V, אתה יכול לעצב את המדידה עבור כמה נקודות רוחב פס הרצוי וגורם לח.

כנקודת התחלה, בחר רוחב פס של לולאה בערך אחד של תדירות ההתייחסות.יחס זה מספק ביצועים טובים מעקב תוך הבטחת יציבות.לדוגמה, אם ההתייחסות שלך היא 1 kHz, למקד רוחב פס של 100 הרץ.עם רווח VCO של 100 הרץ / V, רכיב שמרני יכול להיות R1 = 10 k ⁇ , R2 = 100 k ⁇ , ו- C= μ.

לטיפול מתמטי מפורט בעיצוב סינון לולאה, כולל נוסחאות לתדירות טבעית וגורם לחות, מתייחס ל- FLT:0) התקנים הדרכה MT086 על יסודות PLL FLT:1 מסמך זה מכסה עיצוב סינון, ניתוח רעש שלב וקריטריונים יציבות בעומק.

שלב 4: וולטאז'-קונפלטור בנייה

VCO הוא שלב הפלט של PLL וחייב לספק תדירות כי הוא פונקציה מחודשת של מתח בקרת קלט. a oscillator ההרפיה מבוסס דגימה מציע דרך פשוטה להמרות מתח ליניארית אל- ⁇ .

משולש Wave And Square Wave VCO

העיצוב הקלאסי משתמש בשני דגימת אפי בלולאה סגורה: אינגרה וגורם שמיטכט.הגורם של שמיטט עוקב אחר פלט ההטגרה ומפנה את הכיוון של האינטגרציה כאשר המתח מגיע לסף העליון או התחתון.זה מייצר גל משולש בפלט integrator וגל מרובע בפלט Schmitt.התדירות נקבעת על ידי האינטגרציה, אשר מוגדר על ידי התוספת הנוכחית.

כדי להפוך את המתח נשלט מתח, להחליף את ההתנגדות הקבועה שמציב זרם integrator עם ממיר זרם מתח-to-הווה. יישום פשוט משתמש ב- Op-amp ו- P transistor המחובר כטביעה נוכחית. אספן טרנזיטור להאכיל את העיוות של הדגמת integrator, בעוד מתח הבקרה הוא מיושם על הלא-מחוסם של זרם-אמפליעת זה.

עבור תדירות מרכז 1 kHz, השתמש ב capacitor שילוב של 100 nF ולהגדיר את המקור הנוכחי לספק בערך 10 μA במתח בקרת מרכז. סף של Schmitt יש להגדיר ל ±5 V אם אתה משתמש ± 12 ± V אספקת, אשר נותן גל משולש עם 10 V שיא עד קצה pe ampude.

אם PLL דורש פלט גל חטא, הגל המשולש יכול להיות מעוצב באמצעות גל מבוסס דיודה או זוג מבוסס יתר על המידה שונה. a פשוט גליצר משתמש רשת של מתנגדים ודידות כי קרוב גל חטא על ידי לשבור את המשולש לתוך פלחים ליניאריים. עבור דיוק גבוה יותר, לשקול באמצעות פונקציה מונוליטית IC כמו XR-22, אבל זה נע הרחק מן הגישה דיסקרטית מפורטת של פורמט VFD.

שלב 5: סגירת ה-Lost ו-Achieving Lock

עם כל שלושת בלוקים שנבנו ובדקו באופן פרטני, הגיע הזמן לסגור את לולאת משוב.חבר את פלט סינון הלולאה לקלט בקרת VCO. Connect את פלט הגלם השני של הגלאי שלב. Double-check כי רמות המתח תואמות: פלט הגלאי בשלב צריך להישאר בטווח ליניארי של מסנן לולאה, ואת פלט הסינון לא צריך לעלות על טווח בקרת VCO.

החל את הכוח והתבונן בהתצויות ו- VCO על הווקליקוסקופ. בתחילה, שני האותות ינסחו זה לזה, כי VCO הוא חופשי ריצה בתדירות המרכז שלה. לאט להתאים את תדירות הגנרטור הפונקציה לתדירות מרכז VCO. כמו תדירות ההתייחסות מתקרבת לתדירות ה- VCO ללא תשלום, אתה יכול לצפות לתקופה קצרה של הערות כמו התדרים אינטראקציה בתוך התדירות של הגל, כדי ללכידתו של 2, באופן קבוע, עם לוח הבקרה של לוחמת ה- DC.

מצב נעילה מסומן על ידי מערכת יחסים קבועה שלב בין ההתייחסות לבין פלט VCO. עם גלאי שלב XOR, שלב נעולה יהיה 90 מעלות עבור גלי סימטרי מרובעים.אם אתה צופה בשני אותות על היקף כפול ערוצים, הם יופיעו להשתנות על ידי רבע של תקופה.זה נורמלי וצפוי לסוג זה של גלאי.אם המנעול הוא ג'י או לסירוגין, סביר להניח כי רוחב פס גבוה מדיום.

אם הלולאה לא תנעל, לאמת כל בלוק באופן עצמאי: בדוק כי תדירות VCO משתנה עם מתח בקרה, כי פלט הגלאי שלב משתנה עם הבדל שלב, וכי מסנן הלולאה אינו רווי.מד DC מתחים בכל צומת ללא אות כדי להבטיח הטיה נכונה.

שלב 6: כוונון ואופטימיזציה

Lock הוא אבן הדרך הראשונה, אבל השגת פעולה יציבה ואמינה דורש כוונון זהיר של הדינמיקה הלולאה.התגובה הטרנסנדנטלית של לולאה ניתן לאפיין על ידי הצגת שינוי צעד קטן בתדירות ההתייחסות והתבוננות בגליון התיקון בפלט סינון לולאה.

  • (FLT:0)Loop רוחב התאמות: 1FLT:1 רוחב הפס נקבע בעיקר על ידי לולאה זמן קבוע.הפחתת הפילטר התנגדות הרץ או capacitor מגביר את רוחב הפס, וכתוצאה מכך ירידה מהירה יותר של רוחב פס אבל רגישות גבוהה יותר לרעש ו- ripple. הגדלת הערכים האלה מאטה את הלולאה, שיפור דחיית הרעש, אך מרחיב את זמן נעילה הקטן ביותר, שעדיין שומר על מנעול ללא עומס יתר.
  • (FLT:0) ההרחבה טווח הגדלת: FLT:1 טווח הלכידת קשור ישירות רוחב פס לולאה. רוחב פס רחב יותר מאפשר לולאה לנעול על הפניה כי הוא רחוק יותר מהתדירות של VCO חינם, עם זאת, רחב מדי יכול להוביל לנעול כוזב על גלאי הרמוני או subharm.אם הלולאה נכשל ללכוד את ההתייחסות, לנסות להגדיל את הרווח (על ידי הפחתת הפחתת התדירות של הפחתת ה-ידי ה-DCO) יכול גם להפחית את הפחתת הפחתת הפחתת השגיאה או הפחתת הפחתת הפחתת הפחתת הפחתת ה-DVDVDVD.
  • (FLT:0Damping factor Optimization: FLT:1 , גורם הנקה קובע את overshoot ויישב התנהגות. underdamped לולאות להפגין טבעת ויכול overshooting את נקודת המנעול, בעוד לולאות מטופחות הם תמציתיים.
  • (FLT:0Ripple דחייה:FLT:1 residual שלב גלאי מופיע כמודולציה תדירות על פלט VCO, גלוי כמו פסים על מנתח טווח RF או כמו Jitter על oscilloscope. להגדיל את צו מסנן הלולאהט על ידי הוספת מוט שני מעבר רוחב פס. a פשוט RC קטע בין הפלט VCO, עם קלט על תדירות גבוהה יותר, 000.
  • (FLT:0) אופטימיזציה של רעש של שלבאז: 1FLT 1 רעש Op-amp, רעש אספקת חשמל, ורעש תרמי כל לתרום לרעש שלב. השתמש בדגמי ספקטרום נמוך כמו OPA2134 או LT1028 עבור VCO ו מסנן לולאה. שמור את כל הרכיב מוביל קצר ולהשתמש מגן אם פועל בתדרים גבוהים יותר, אספקת חשמל נקיה היטב הוא חיוני.

שיטות נפוצות ודיבור

אפילו מעצבי מעגלים מנוסים נתקלים בבעיות בעת בניית הצצה PLL בפעם הראשונה.זיהוי דפוסים אלה יעזור לך לאבחן בעיות נכונות במהירות.

  • (FLT:0)DC תחילת הישבן:FLT:1 Op-amp קלט מתחים יכול לשנות את פלט הגלאי שלב, גרימת מסנן הלולאה לחטוא וה- VCO לסחף עד קיצוני אחד. Measure the DC בכל שלב ללא אות החל. השתמש בדגם נמוך- off-off-up-Ext כמו OPA21, או להוסיף משולש חזק ל-Datem כדי למנוע את טווח ה- Vset של ה-i.
  • (FLT:0) רווחי הגלאי שלב יעיל: ההרחבה 1 (FLT:1) אם תנוחת הגלאי שלב הגלאי מתנדזת הוא קטן מדי, מסנן הלולאה אינו יכול לנהוג ב- VCO בטווח הכוונון המלא שלו.להגדיל את הרווח הגלאי בשלב על ידי העלאת הדגימות של 3.3 גלי הקלט או על ידי הוספת שלב רווח לאחר ה- XOR.
  • (FLT:0)Loop oscillation:FreaLT:1; אם הלולאה oscillates במקום נעילה, שולי שלב סביר לא מספיק.זה יכול להתרחש אם הפילטר אפס ממוקם קרוב מדי רוחב הפס של לולאה או אם יש עודף שלב מפלאשים קצבים parasitic.להגדיל את הפילטר להורדת התדירות, או להוסיף גם קפיטור קטן (F) עם מקבילה.
  • (FLT:0) False Locking:FLT:1 The PLL עשוי לנעול על הרמוני או subharmonic של תדירות ההתייחסות אם VCO יכול לחלחל בתדרים מרובים בטווח הכוונון שלו.בדוק את תדירות נעולה על ידי השוואת בסיס זמן oscilloscope.אם נעילה כוזבת מתרחשת, להפחית את הטווח על ידי צמצום רוחב הפס, או להוסיף תדר קלג גלאי להורדת תדרים פשוטים לאחר מכן.
  • (FLT:0) Power Supply רעש:FLT:1 החלפה של אספקת חשמל ועיגולים דיגיטליים על אותו לוח לחם יכול להזריק רעש לתוך נקודות אנלוגיות רגישות. השתמש הרגולטורים ליניאריים נפרדים עבור אספקת הדגה ולשמור את הקרקע חוזר קצר ועבה. הוסף 100 nF על ידי capacitors קרוב ככל האפשר לכל פיית כוח סמן.
  • (FLT:0) מגבלות קצב:FLT:1roval אגדות כמו LM324 יש שיעורי סלואו מוגבלים (0.5 V / מיקרוs) בתדרים גבוהים יותר או עם תנודות אות גדולות, דגימת ה- AMP לא יכול להגיב מספיק מהר, גרימת עיוות או אובדן של מנעול.
  • (FLT:0) oscillation:cioFLT:1 ⁇ גבוה דגימה יכול להיות oscillate בשל קיבולת שוטה על ריצוף רוחב, להוסיף התנגדות קטנה (למשל, 50 ⁇ ) בסדרה עם הפלט של כל דגימה לבודד עומסים קיבוליים.

המונחים: pLL Configurations

ברגע שהלאה הבסיסית היא מבצעית, כמה שינויים יכולים להתאים אותה ליישומים ספציפיים ולעמיק את ההבנה של התנהגות PLL.

  • (FLT:0) סינתזה עם דיבידנד:FLT:1 הכנס דיבידנד תדר דיגיטלי כגון 74Hz40 או CD4020 במסלול משוב בין VCO לבין גלאי שלב.VCO יהיה לרוץ ב N פעמים ההתייחסות, שבו N הוא יחס החלוקה.
  • (FLT:0FM Demodulation:FLT:1 כאשר אות ההתייחסות הוא תדירות-מודולד, מתח הבקרה בפלט מסנן לולאה עוקב אחר המודולציה כל עוד שיעור המודולציה נמצא בתוך רוחב הפס של לולאה. לחלץ את המתח הזה דרך buffer ופילטר נמוך-pass כדי לשחזר את אות המודולציה המקורית.טכניקה זו משמשת במקלטי רדיו ומערכות טלמטליות.
  • (FLT:0)Quadrature הפקה:FLT:1 על ידי שימוש גלאי שלב המייצר אותות שגיאות חד-phase ו quadrature, אתה יכול לייצר שני פלטים שהם 90 מעלות בנפרד.זה שימושי עבור ערבוב תמונות-reject ו תוכניות מודולציה quadrature quadrature.
  • (FLT:0) חיקוי PLLLL של PLLLL: [13] שלב מסנן הלולאה האנלוגי ו VCO עם מיקרו-בקר המבצע את אלגוריתם זיהוי השלבים בתוכנה.המיקרו-בקר מדגים את ההתייחסות ואת אותות VCO באמצעות מקבצים, מצמיד את פעולת השגיאה numerly, ופלט אות PWM אשר חלק על ידי מסנן אנלוגי זה מאפשר גישה היברידית מספקת כדי ליישם את המעגלים של גלאי הוא מספק.
  • (FLT:0) תדרי פלט מאלף: FLT:1 השתמש ב- Multi-phase VCO או לולאה נעולה עיכוב (DLL) כדי ליצור שלבים מרובים של אותו תדירות.זה שימושי עבור דור השעון במערכות דיגיטליות. A cascaded PLL עם מספר VCOs יכול גם לייצר תדרים הקשורים באופן מזיק.

לטיפול מקיף בתאוריה PLL ובאדריכלות מתקדמות, הספר לימוד (FLT:0) טכניקת ה-Phaselock TechniquesFLT:1 על ידי פלויד מגרדנר נשאר ההתייחסות הסופית. a concise summary of keyמושגים זמין ב-FLT:2Analog מכשירים הדרכה MT-6 על PLL BasicsFLT 3, אשר מכסה עיצוב, ניתוח רעש שלב, ופרטים בקריטריונים של יציבות.

המונחים: laws

לפני הכרזת התפעולי שלך, לבצע אימות שיטתי כדי להבטיח שכל המדדים של הביצועים עומדים בציפיות. לתעד את הערכים המדוייקים ולהשוות אותם עם חישובי התכנון שלך כדי לזהות כל פערים.

  • מדד את התדר החינמי של VCO עם השליטה המוקלט או מוגדר למתח מרכז נומינאל.תכום החופשי של הטרים המריצה בתוך 1% של תדירות ההתייחסות של המטרה. לרשום את עקומת המתח אל- ⁇ (VCOרווח) על ידי סחף את מתח הבקרה על פני הטווח הצפוי והקמת התדר.ה צריך להיות ליניארי מעל טווח המנעול.
  • בדוק את הליניאליות של הגלאי על ידי הזרקת שני אותות סינכרוניים עם שינוי שלב ידוע ומדידה את מתח הפלט DC.התגובה צריכה להיות מונוטונית בערך ליניארית על לפחות טווח 180 מעלות.
  • החל גל מרובע נמוך לקלט התדירות ההתייחסות ולהתבונן בפלט מסנן הלולאה.מתח הבקרה צריך לעקוב אחר המודולציה עם עיוות מינימלי ולא overshoot. Measure the 10% עד 90% על הזמן לעלות ולהשוות אותו עם רוחב הפס התיאורטי.הזמן העולה t r ⁇ 0.35 / BW (עבור מערכת הזמנה שנייה עם לחות 0.7).
  • כדי לחדד את תדירות ההתייחסות באיטיות סביב תדירות המרכז ולרשום את טווח הלכידת והמנעול.טווח הלכידת צריך להיות צר יותר מאשר טווח המנעול, ושניהם צריכים להיות ממוקדים על התדר המריצה החופשי.אם הטווחים הם אסימטריים, לבדוק את ה- DC מפסלים בשלב הגלאי או לולאה. השתמש בתדר איטי מתפקוד כדי לצפות בתהליך התפוסה.
  • בדוק את ה- jitter על הפלט נעול על ידי הפעלת אוקטילוסקופ על ההתייחסות ומדידה את הפיזור של זמן-דומיין של מעברי VCO אפס. השתמש בפונקציה שלו אם זמין. מוגזם jitteresive מציין לא מספיק רוחב פס או הפיכה רעש. a היטב תוכנן PLL צריך להראות פחות מ 1% של תקופת שיא-to-peter. עבור 1 k, כלומר פחות מ- k.
  • אם יש לך מנתח ספקטרום, למדוד את הרעש בשלב של פלט VCO כאשר נעול.רעש בשלב במפרקים בתוך רוחב הפס לולאה יהיה נמוך יותר מאשר במפרקים מחוץ לפס רוחב הפס.

מסקנה

בניית לולאה ממונעת ממזימות תפעוליות דיסקרטיות היא אחת הפרויקטים המתגמלים ביותר באלקטרוניקה אנלוגית.זה מכריח אותך לעסוק עם רוחב מלא של עיצוב מערכת משוב, מההתנהגות הלא ליניארית של גלאי שלב לדינמיקה ליניארית של מסננים לולאות ואת המגבלות של מעגלים oscillator.

הכישורים שאתה מתפתח באמצעות פרויקט זה הם החלים ישירות על משימות הנדסיות מקצועיות, כולל סינתזה תדירות, שעון ו שחזור נתונים, בקרת מהירות המנוע וניתוח רטט. על ידי שליטה ביישום דיסקרטי, אתה מקבל את הביטחון לעצב מותאם אישית PLL עבור יישומים מיוחדים שבו תקן ICs לא יכול לעמוד בדרישות הביצועים.אם אתה פרויקט חקר סינכרוניזציה עבור בפעם הראשונה או מהנדס מנוסה מחפש הבנה עמוקה יותר של פלטפורמת למידה, או הפרעה עמוקה, מספק את זה עמוק יותר, סימולציה של פלטפורמת למידה, או ניתוח עמוק.