Nella ricerca incessante di una latenza inferiore per reti ad alta frequenza, tra cui 5G, 6G e oltre, ogni microsecondo conta. Mentre molta attenzione si concentra sull'accesso radio e sull'elaborazione di rete core, lo strato di trasporto ottico spesso ospita ritardi nascosti. Il ricevitore ottico, il componente che converte la luce in segnali elettrici, è un nodo critico in cui le scelte di progettazione possono aggiungere o sottrarre microsecondi dalla fine alla fine del ritardo.

Il ruolo critico dei ricevitori ottici nelle reti di Latency-Sensitive

Le reti ad alta frequenza dipendono dalla fibra ottica per interconnessioni di backhaul, fronthaul e datacenter. Il ricevitore ottico si trova al punto finale di ogni collegamento a fibra, incaricato di fotodetection e di recupero del segnale. La sua velocità e precisione determinano direttamente come rapidamente un pacchetto può essere estratto dal dominio ottico. Anche alcuni nanosecondi di ritardo del ricevitore aggiuntivo possono accumularsi attraverso decine di collegamenti, spingendo l'applicazione totale end-to-end industriale

Oltre alla velocità di conversione raw, il progetto del ricevitore influisce sulla capacità di mantenere bassi tassi di bit-error sotto alti tassi di dati. Qualsiasi ritrasmissione causata da errori aggiunge latenza catastrofica. Pertanto, l'ottimizzazione del ricevitore deve bilanciare la velocità di conversione, le prestazioni del rumore e il consumo di energia.

Fattori di progettazione che influenzano latenza del sistema

Tempo di risposta del fotodetector

Il fotodetector, in genere un diodo PIN o un fotodiode delle valanghe (APD) è il primo contributore di latenza. Il suo tempo di risposta è governato da due fenomeni: il tempo di transito e la costante di tempo di RC. Il tempo di trasmissione è l'intervallo richiesto per i vettori generati dalla foto per passare attraverso la regione di esaurimento; detta il limite di velocità intrinseco del materiale.

Il tempo di cattura (C) e la resistenza al carico (R) formano una costante di tempo RC che limita la larghezza di banda 3dB del rivelatore. Un fotodetector con una larghezza di banda di 30 GHz può teoricamente sostenere 50 Gbaud segnalazione, ma qualsiasi impedenza errore o induttanza parassita può introdurre il riassorbimento del gruppo, aggiungendo distorsione di fase che si manifesta come latenza.

I fotodiodi di valanga[[] offrono una maggiore sensibilità ma presentano un rumore di moltiplicazione e un tempo di accumulo extra carrier durante il processo di valanga. Questa accumulo di valanga può aggiungere decine di picosecondi di ritardo, che, quando si moltiplicano in molte fasi, diventa non negligile.

Recupero elettronico di fronte e orologio

Dopo la fotodetezione, la fotocorrente debole deve essere amplificata e digitalizzata. L'amplificatore di transimpedenza (TIA) è il primo stadio attivo. Il suo design influenza fortemente la latenza: un TIA con un prodotto ad alta larghezza di guadagno può risolvere più velocemente, ma qualsiasi picco o overshoot nella sua risposta di frequenza aggiunge variazioni di ritardo del gruppo. Inoltre, il TIA deve guidare i successivi amplificatori limitanti (LA) o un convertitore analogico-a-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-di-

Un CLTLTT usa solitamente un loop di fase-bloccante (PLL) che si blocca sui bordi dei dati in arrivo. La banda del filtro del loop determina quanto velocemente il PLL può monitorare il jitter, ma introduce anche un ritardo di fase proporzionale al tempo costante del filtro.

Per i ricevitori coerenti, il processore del segnale digitale (DSP) aggiunge la più latenza – spesso diverse centinaia di nanosecondi a diversi microsecondi. Un collegamento coerente con la lunghezza d'onda densa (DWDM) con doppio polarizzazione 64-QAM può richiedere centinaia di rubinetti per la compensazione della dispersione cromatica, ogni rubinetto che aggiunge un ritardo della pipeline.

Equalizzazione e correzione errori in avanti

Nelle reti ad alta frequenza, le distorsioni del segnale dovute alla dispersione cromatica (CD), alla dispersione della modalità di polarizzazione (PMD), e alle limitazioni della larghezza di banda devono essere eguagliate. Un equalizzatore standard (FFE) con i rubinetti K introduce un ritardo pari a (K − 1)/2 periodi di simbolo. Per un sistema di 50 GBaud e 31 rubinetti, questo equivale a 300 ps per equalizzatore.

Una tipica FEC a dura decisione (ad esempio, RS(544.514)) aggiunge una latenza di diverse decine di microsecondi a causa della lavorazione iterativa del decoder e della profondità del buffer.

Impatto di Architettura del Ricevitore su Latency

La scelta tra rilevamento diretto e rilevamento coerente ha un impatto di grandi dimensioni sulla latenza. Il rilevamento diretto (chiamato anche IM/DD – modulazione dell'intensità/rilevamento diretto) è intrinsecamente più semplice: il photodiode rileva direttamente l'intensità del segnale ottico, che richiede solo un TIA e un circuito di recupero dell'orologio. L'assenza di un oscillatore locale (LO) e la fase complessa/ricupero di frequenza significa che l'intera catena del ricevitore può essere implementata con l'architettura inferiore a 10 °C.

Il rilevamento coerenti, invece, utilizza un LO per mescolare il segnale in arrivo, recuperando sia l'ampiezza che le informazioni di fase. Questo permette una maggiore efficienza spettrale e una maggiore portata, ma costringe il ricevitore a eseguire una stima di offset massiccia DSP, il recupero di fase portante, la equalizzazione dei CD e la compensazione PMD.

I ricevitori coerenti[]] sono un compromesso emergente. Si applicano un sottoinsieme del DSP completo (ad esempio, solo compensazione di dispersione cromatica e recupero di base) e utilizzano formati di applicazione più semplici come DP-QPSK. Riducendo il numero di rubinetti e saltando FEC, tali ricevitori possono tagliare latenza a poche centinaia di nanosecondi coerente mantenendo le chiavi in ritardo.

Fotonici integrati e Co-Packaging

I componenti ottici discreti collegati da fili e codaglie in fibra introducono capacità parassita e induttanza che degradano la larghezza di banda e aggiungono ritardo. I ricevitori fotonici integrati, come i fotonici in silicio (SiPh) o i circuiti integrati in fosforo (InP) fotonici (PIC), eliminano molti di questi parassiti integrando monoliticamente la lunghezza del segnale fotodete, modulatore, anche i brevi TIA

L'interfaccia di guida di tipo ottico, dove il motore ottico è posizionato direttamente accanto all'interruttore ASIC, riduce ulteriormente la latenza eliminando le tracce del circuito stampato che collegano il ricevitore ai SerDes. Aziende come IEEE 802.3 Oltre 10 km e l'interfaccia di comando ] OIF (Optical Internetworking Forum salvato)

Strategie per minimizzare latenza in ottica Ricevitore Design

Gli ingegneri possono applicare diverse tecniche di calcestruzzo per ridurre la latenza del ricevitore senza compromettere altre metriche di prestazione.

Ottimizzazione di componenti-vel

  • Seleziona i fotodetetectori con il tempo di transito più veloce[[[] per la velocità di destinazione dei dati. I rivelatori Uniphotonic (ad esempio UTC-PD) mostrano tempi di transito molto bassi (sub-picosecondo) e sono ideali per i sistemi >100 Gbaud.
  • Minimizzare la capacità di ingresso TIA[[] utilizzando transistor bipolari di eterogiunzione (HBT) con fT e fmax elevati.
  • Utilizzare amplificatori limitanti con variazione di ritardo di gruppo bassa[[. Evitare disegni multistadio a meno che non sia assolutamente necessario; ogni fase aggiunge circa 10-20 ps di ritardo.
  • Integrare il CDR nell'equalizzatore di alimentazione-forward[[] per eliminare il tempo di acquisizione PLL.I ricevitori Burst-mode per applicazioni altamente latenza-sensibili possono usare un'architettura "never-take-lock" che scarta i primi bit, ma raggiunge il tempo di bloccaggio vicino zero.

Architettura e scelte di sistema

  • Favorre il rilevamento diretto su un rilevamento coerente[[] per i collegamenti in cui l'efficienza spettrale non è il fattore limitante.
  • Occupare il minimo FEC[[[]] e scegliere codici a bassa latenza come i codici a scala con lunghezze a blocchi brevi (ad esempio, 64×64). Il tessuto del data center Apple M1 utilizza un FEC a bassa latenza proprietaria che aggiunge solo 50 ns.
  • Ridurre la complessità DSP[[]] utilizzando equalizzatori adattativi che disattivano dinamicamente i rubinetti per i canali con bassa dispersione.
  • Utilizzare il preamplificatore ottico[] (ad esempio, amplificatore in fibra erbio-doped) al ricevitore per migliorare SNR, consentendo così formati di modulazione più semplici e meno fasi DSP.

Miglioramenti di imballaggio e interconnessione

  • Adotto incollaggio a flip-chip[[] per il fotodetector al chip TIA, riducendo l'induttanza a filo inferiore a 50 pH. Questo migliora la larghezza di banda > 30% rispetto al legame a filo.
  • Implementare tramite-silicio tramite (TSVs)[] nel PIC per portare i segnali verticalmente al pacchetto, riducendo la lunghezza e il ritardo delle tracce.
  • Utilizzare substrati RF a basso consumo[ (ad esempio, Rogers 4003) per il modulo ricevitore per ridurre la perdita dielettrica che può rallentare i bordi del segnale e aumentare la latenza efficace a causa di ISI.

Queste strategie non sono reciprocamente esclusive; un ricevitore ben ottimizzato spesso combina diversi. Ad esempio, un modulo coerente 400 ZR che mira a bassa latenza può utilizzare un UTC-PD, un SiPh PIC con TSV, un CDR con architettura feed-forward e una scala leggera FEC. La latenza risultante può essere inferiore a 500 ns, competitiva con molti collegamenti diretti.

Tendenze future: Architettura del ricevitore ultrabasso

I ricercatori stanno esplorando diversi viali promettenti. Il rilevamento di livello fotografico] utilizzando i diodi di valanga di singolo fotone (SPAD) può teoricamente raggiungere il tempo morto zero, ma l'attuale jitter SPAD (>100 ps) limita l'uso pratico. ca

Sul lato elettronico, equalizzazione analogica]] combinato con [ elaborazione del segnale tutto ottico[[]] può eliminare completamente DSP. Ad esempio, utilizzando la modulazione di temporizzazione a quattro onde o la modulazione trasversale in fibre ottiche non lineari per eseguire la compensazione della dispersione prima che la fotodetezione potrebbe evitare la la la la la la la la la la la la la la latenza indottaturazione di DSP-integrazione di DSP-integrata[5-indotta.

L’adozione crescente di ] commutazione ottica nelle reti di datacenter ad alta frequenza pone anche nuove richieste sulla latenza del ricevitore.

Conclusioni

Il design del ricevitore ottico è un fattore determinante per la latenza del sistema nelle reti ad alta frequenza. Dal momento del passaggio del fotodetector alla profondità del gasdotto del DSP, ogni componente aggiunge un ritardo frazionario che deve essere gestito con attenzione.