Capire la sfida del design PCB di memoria ad alta velocità

La progettazione di schede di circuiti stampati per interfacce di memoria ad alta velocità come DDR4 e DDR5 è uno dei compiti più esigenti nell'ingegneria elettronica moderna. Con DDR5 raggiungere i tassi di dati oltre 8400 MT/s e operare a basse tensioni rispetto ai suoi predecessori, ogni traccia, via e componenti di posizionamento.

Differenze chiave tra DDR4 e DDR5 che infettano il design PCB

Prima di immergersi nelle regole di layout, è essenziale capire come DDR5 differisca da DDR4 a livello elettrico e fisico, queste differenze influiscono direttamente sulle scelte di progettazione del PCB.

Tasso di dati e tensione

DDR4 opera da 2133 MT/s fino a 3200 MT/s con un VDD nominale di 1.2 V. DDR5 inizia a 4800 MT/s ed è specificato fino a 8400 MT/s (e andrà più alto in aggiornamenti standard futuri), con VDD ridotto a 1.1 V. La tensione inferiore significa che i margini di rumore sono più stretti, e i requisiti di integrità del segnale sono più stringenti.

Terminazione on-Die (ODT) e ODT dinamico

DDR4 utilizza ODT che può essere configurato staticamente per grado o per comando. DDR5 introduce dinamica ODT[], che regola l'impedenza di terminazione durante le operazioni di lettura e scrittura. Questo migliora la qualità del segnale sulle linee di dati ma richiede al progettista PCB di coordinare i profili di impedenza attraverso il canale, soprattutto quando sono presenti più gradi.

Equalizzazione del feedback delle decisioni (DFE) e Transmitter EQ

DDR5 manda DFE al ricevitore e alla equalizzazione trasmettitore per le operazioni di scrittura. Queste tecniche compensano le perdite di canale, ma si basano su un design PCB linea base pulito. Eccessiva via stubs, discontinuità di impedenza, o le transizioni di piano di riferimento poveri possono degradare le prestazioni di equalizzatore.

Cambiamenti di consegna di energia

DDR5 sposta gran parte della gestione della potenza dalla scheda madre al DIMM stesso (PMIC sul modulo), ma la scheda principale deve ancora fornire VDD pulito, VDDQ e VPP. Le velocità più elevate e le tensioni più basse richiedono una rete di distribuzione di potenza robusta (PDN) con impedenza molto bassa fino a diverse centinaia di megahertz.

Fondamenti di integrità del segnale per la memoria ad alta velocità

L'integrità del segnale (SI) è la disciplina di garantire che i segnali elettrici arrivino al ricevitore con sufficiente ampiezza, margine di tempo e immunità del rumore da interpretare correttamente.

Impedenza controllata

Ogni traccia del segnale DDR deve avere una caratteristica costante impedenza, tipicamente 40 Ω single-ended per linee di dati e 80 Ω differenziale per coppie DQS (alcune norme usano 39 Ω o 50 Ω; seguono la raccomandazione del fornitore di memoria). Ciò è ottenuto attraverso un corretto stackup design, la larghezza delle tracce e lo spessore dielettrico.

Minimizzazione della traversa

I segnali DDR sono strettamente accoppiati. Le tracce di dati sullo stesso strato o gli strati adiacenti possono indurre crosstalk. Per ridurre il crosstalk, mantenere una distanza sufficiente (tipicamente 3-5 volte la larghezza di traccia) tra segnali non correlati, e indirizzo di percorso / autobus di comando su strati separati da data byte lanes quando possibile.

Diagramma e Margine di temporizzazione

Per DDR5, la finestra valida dei dati (tVAC) è molto stretta. Il design del PCB deve ridurre al minimo il jitter (sia casuale che deterministico) e garantire che l'occhio sia aperto abbastanza da soddisfare i tempi di configurazione e di attesa del ricevitore. I margini di tempo sono influenzati da oscillazione tra DQS e DQ, quindi la lunghezza corrispondente alle tolleranze strette (tipicamente ±1 mm per i dati.

Progettazione di Stackup PCB per DDR4 e DDR5

Un stackup ben progettato è la base di un'interfaccia di memoria ad alta velocità di successo. Il numero di strati, la scelta di materiali e la disposizione di piani controllo impedenza, percorsi di ritorno e rumore generale.

Assegnazione del conteggio e dell'assetto del datore di lavoro

Per DDR4, una tavola a 8 strati è comune, con strati dedicati a segnali, terra e potenza. Per DDR5, sono spesso necessari 10 a 12 strati.

  • Livello 1: segnale superiore (lato corrispondente) – segnali DDR, ventilatore del pacchetto
  • Livello 2: Piano terra
  • Livello 3: Segnale – Indirizzo/comando, controllo
  • Livello 4: Piano di alimentazione (VDD o VDDQ)
  • Livello 5: Segnale – Le corsie di byte, coppie differenziali DQS
  • Livello 6: Piano terra
  • Livello 7: Segnale – Dati aggiuntivi o indirizzati su strati interni
  • Livello 8: Piano terra
  • Livello 9: Piano di alimentazione (se necessario)
  • Livello 10: segnale inferiore (lato componente secondario)

Ogni livello di segnale deve essere adiacente ad un solido piano di riferimento (terra o potenza) per l'impedenza controllata e la continuità di ritorno corrente. Avoid si divide in piani di riferimento sotto tracce ad alta velocità.

Scelte materiali

Le tolleranze standard FR-4 possono essere utilizzate per DDR4 fino a circa 2400 MT/s, ma per DDR5 e maggiori velocità DDR4, è consigliato un materiale a basso consumo come [MEGTRON 6, Panasonic Megtron, o Isola 370HR].

Controllo di impedenza nello Stackup

Per una traccia di 50 Ω su uno strato interno con un nucleo di 4 mil e un rame di 1 oz, una larghezza tipica potrebbe essere di 5-6 mils. coppie differenziali per DQS usano l'impedenza differenziale di 80 Ω, che di solito significa 4-5 mil di larghezza con 5-6 mil di distanza.

Linee guida di routine: lunghezza di corrispondenza e Topologia

Le interfacce di memoria DDR sono composte da diversi gruppi di segnale, ciascuno con vincoli specifici di routing, comprendendo questi gruppi e applicando la topologia corretta è essenziale.

Indirizzo/Comando e Segnali di controllo

In DDR4 e DDR5, i segnali di indirizzo, comando e controllo sono tutti di fascia singola e condividono un orologio comune (CK). Questi segnali sono indirizzati in una topologia fly-by[ (DDR5 mandati fly-by per tutti i ranghi). In fly-by, i segnali di catena da latte attraverso ogni DRAM, con ogni dispositivo che ha pochi rompi disegnare meno mib

  • Ottimo corrispondenza:[ Tutti i segnali indirizzo/comandi devono essere abbinati a ± 10 ps (circa ±1,5 mm) della traccia CK in ogni posizione DRAM.
  • Terminazione:[] Un pacco resistore (s terminazione VTT) tira i segnali a VDD/2 all'estremità della catena. Spesso un resistore per segnale, posto dopo l'ultima DRAM.

Data Byte Lanes (DQ, DQS, DM)

Ogni gruppo di byte di dati (8 bit più DQS, DM) è un bus sincronico di origine dove DQS fornisce l'orologio per quel gruppo.

  • Ogni DQ all'interno di un byte deve essere entro ±1 mm della coppia DQS corrispondente.
  • DQS coppia differenziale: Le due tracce DQS devono essere abbinate a ±0,0 mm e mantenere una spaziatura coerente (non più di un rapporto di larghezza-spacciatura 1:1) per mantenere l'impedenza differenziale.
  • Schew Inter-group:[ Tutte le corsie byte devono essere abbinate a ±10 mm per ridurre al minimo i ritardi di lettura/scrittura.

Segnali dell'orologio (CK, CK#)

Routelo con il percorso più breve possibile, evitando le vie se possibile. Abbina le gambe positive e negative entro ±0 mm. Tenere la coppia isolata da altri segnali di almeno 4× la larghezza di traccia. Terminare la coppia di orologio con una rete di resistenza vicino all'ultimo DRAM (solitamente 100 Ω di terra con terminazione laterale in coppia).

Scelte di Topologia: Fly-By vs. T-Topology

DDR4 può utilizzare sia fly-by che T-topology. DDR5 richiede fly-by. Fly-by è più facile da percorrere ma introduce ritardi di propagazione tra i ranghi che devono essere compensati dal controller di memoria. Per due-rank DDR4, una T-topology può bilanciare i ritardi se le lunghezze di ramo sono abbinate, ma crea problemi acrobati al rubinetto centrale. In tutti i disegni moderni, fly-by è preferito per una migliore qualità del segnale.

Terminizzazione e integrità di potenza

La corretta terminazione impedisce riflessi e assicura che i segnali si stabiliscano all'interno della finestra di temporizzazione richiesta.

VTT Terminazione per indirizzo/Comando

Tutti i segnali di indirizzo e di comando sono terminati a VTT (VDD/2) utilizzando un array di resistenze. Le resistenze di terminazione dovrebbero essere posizionate immediatamente dopo l'ultimo DRAM nella catena di fly-by[. Il piano VTT deve fornire corrente DC e essere adeguatamente decoupled con condensatori ad alta frequenza (100 nF X5R) e condensatori di massa (10–47 μF

ODT per linee dati

La risoluzione on-die è integrata all’interno del DRAM e del controller. Il valore ODT (ad esempio, 40 Ω, 60 Ω) è impostato dai registri di configurazione. Il progettista PCB deve garantire che l’impedenza della traccia corrisponda al target ODT per un trasferimento ottimale di potenza. Per il dinamico ODT di DDR5, l’impedenza del canale dovrebbe rimanere coerente indipendentemente dalle modifiche ODT; evitare di impedenza di traccia.

Rete di distribuzione di energia (PDN)

Il PDN deve fornire tensione pulita e stabile ai DRAM con una minima increspatura. L'impedenza di destinazione è generalmente inferiore a 10 mΩ per VDD/VDDQ fino alla larghezza di banda della memoria (ogni centinaio di MHz per DDR5). Utilizzare più valori di condensatore di decoupling (100 nF, 1 μF, 10 μF, 100 μF.

Simulazione e verifica

La simulazione non è facoltativa per le interfacce di memoria ad alta velocità, identifica i problemi che non possono essere catturati da solo dalle recensioni di layout.

Simulazione pre-layout

Prima di iniziare il layout, creare un modello di topologia con il controller di memoria, tracce PCB e DRAM. Utilizzare i modelli IBIS (forniti dal fornitore di memoria e dal fornitore di SoC). Eseguire simulazioni per determinare lunghezze di traccia consentite, stackup di strati, valori di terminazione e tempi di caso peggiore.

Simulazione post-layout

Dopo il routing, estrarre la geometria del bordo reale (RLC parassita) e simulare il canale completo. Controllare i diagrammi degli occhi a ogni DRAM per ogni dato byte e per i segnali indirizzo/comand[[. Convalida che l'altezza e la larghezza dell'occhio soddisfano le specifiche del ricevitore.

Strumenti e standard SI

Gli strumenti di simulazione più popolari includono HyperLynx, ADS, HSPICE e Sigrity[[] (ora parte della Cadence). Molti produttori di memoria (Micron, Samsung, SK Hynix) pubblicano le note di applicazione e i requisiti di conformità che definiscono i limiti minimi della maschera degli occhi.

Migliori pratiche per DDR4 e DDR5

Oltre al routing e allo stackup, diverse tecniche di layout fisico migliorano le prestazioni:

  • Zone di blocco:[] Non indirizzare altri segnali sotto i componenti DDR o vicino ai connettori DIMM. Mantenere un vuoto sotto la regione di rottura BGA per almeno uno strato per ridurre la crosstalk.
  • Cura della vita:[] Usare il più piccolo per dimensioni consentito dal fabbricante PCB per ridurre tramite capanna e capacità parassita. Per DDR5, prendere in considerazione le vie di retro-drilling per rimuovere le stube sul segnale tramite strati non utilizzati.
  • Decoupling capacitor placement:[ Posizionare 100 condensatori nF il più vicino possibile ai pin di potenza DRAM, con via che collegano la terra condensatore direttamente al piano di alimentazione.
  • Instradamento di coppia differenziale:[] Tenere le due tracce di un DQS coppia stretto insieme (edge-coupled) e mantenere la simmetria. Evitare angoli di 90°; utilizzare 45° miters o archi. Ogni coppia differenziale deve essere allungata all'interno di sé e le singole linee DQ all'interno del gruppo.
  • Conformità del piano di riferimento:[ Non tracciare mai una traccia ad alta velocità su un gap nel piano di riferimento a meno che non venga fornito un condensatore di cucitura.

Considerazioni di produzione e di prova

Le decisioni di progettazione influiscono anche sulla vostra capacità di produrre e testare la scheda in modo affidabile.

Design per la fabbricazione

Specificare test di impedenza controllati[[]] sul disegno di fabbricazione PCB. Aggiungete i buoni di impedenza sul pannello che imitano l'esatta geometria di stackup e traccia delle reti ad alta velocità. Il fabbricante metterà alla prova questi coupon con un TDR per certificare l'impedenza.

Test e debug

Dopo l'assemblaggio della scheda, eseguire riflettori domini (TDR)[] su reti critiche per misurare l'impedenza effettiva e rilevare le discontinuità.

Risorse esterne e lettura

Per immersioni approfondite su argomenti specifici, consultare questi riferimenti autorevoli:

Conclusioni

La progettazione di PCB per le interfacce DDR4 e DDR5 richiede un approccio disciplinato radicato nei principi di integrità del segnale e di integrità di potenza. Le velocità più elevate e le tensioni inferiori di DDR5 non lasciano alcun margine per i collegamenti.