Comprendere i Fondamenti della Sintassi Vhdl e della Struttura per Principianti

Che cosa è VHDL e perché i principianti dovrebbero imparare?

VHDL sta per VHSIC Hardware Description Language, dove VHSIC sta per Circuito Integrato ad Alta Velocità. È un linguaggio fortemente digitato, concorrente e orientato agli eventi utilizzato per modellare i sistemi digitali dal livello algoritmico fino al livello di gate.

Per i principianti, la curva di apprendimento può sentirsi ripida perché la sintassi VHDL è verbosa rispetto alle lingue del software moderno. Tuttavia, la sua struttura rigorosa ti costringe a pensare come un progettista hardware — ogni segnale, porta e processo rappresenta connessioni fisiche reali e porte logiche.

La Sintassi di base di VHDL: Una lingua strutturata

[FLT]][FLT:][[FLT]]]][[FLT:]]]] e ]Pascal[]. Utilizza parole chiave inglese-like e richiede una chiara separazione dell'interfaccia (entity) dall'implementazione (architettura).

Parole chiave riservate e identificatori

VHDL definisce un insieme di parole chiave riservate che non possono essere utilizzate come identificativi utente (ad esempio, []entity, architettura, segnale, porta, inizio, fine, processo, funzione, variabile, costante, se, poi, caso, per, mentre]).

Osservazioni

I commenti in VHDL sono denotati da due iphens consecutivi []. Tutto dopo [ sulla stessa linea viene ignorato dal compilatore. I commenti multi-line non sono ufficialmente supportati, ma è possibile simularli mettendo all'inizio di ogni riga.

Dichiarazioni e semicoloni

Ogni dichiarazione in VHDL termina con un punto e virgola ([]]), che include dichiarazioni di entità, corpi di architettura, incarichi di segnale, dichiarazioni di processo e assegnazioni di segnale concomitanti.

Componenti principali di VHDL: Entità, Architettura, Segnali e Processi

Per progettare qualsiasi cosa in VHDL, è necessario comprendere quattro blocchi fondamentali di costruzione: entities], architettura[], ]]] segni, e processi].

Entità: L'interfaccia della scatola nera

entity[]]] dichiara l'interfaccia esterna di un componente hardware. Specifica tutti [ports – gli input e le uscite – insieme alla loro direzione (in, out, inout) e al loro tipo di dati. L'entità non descrive nessuna logica interna; dice solo al mondo esterno come connettersi al componente.

entity and_gate is
 port (
 a : in std_logic;
 b : in std_logic;
 y : out std_logic
 );
end entity and_gate;

In questo esempio, l'entità [[FLT 14]]]] ha tre porte: due ingressi ([LT:15]], ]) e un output ([[]), tutti di tipo . Il tipo ] è un sistema di logica standard a nove valori definito nel pacchetto .

Le entità possono anche includere generics[]] per rendere il design parametrizzabile. Ad esempio, si potrebbe definire un generico che controlla la larghezza di un autobus.

Architettura: L'attuazione interna

Un'entità architettura[]] definisce il comportamento effettivo dell'entità. Può essere scritta in diversi stili: behavioral (utilizzando processi e dichiarazioni sequenziali), struttura] (instaurando componenti di livello inferiore), o [[Flocui di calcolo]

L'architettura inizia con la parola chiave , seguita dal nome dell'architettura, dalla parola chiave [, dal nome dell'entità e . Poi vengono sezioni di dichiarazione (per segnali, costanti, componenti) e infine la parola chiave seguita dalle dichiarazioni concorrenti. L'architettura termina con [[FLT: 30]] o [[ .

architecture behavioral of and_gate is
begin
 y <= a and b;
end architecture behavioral;

Qui, l'assegnazione del segnale concomitante singolo guida continuamente l'output. Poiché VHDL è intrinsecamente concomitante, questa linea viene eseguita per sempre, aggiornando [] ogni volta []] o ] cambia. Questa è l'essenza della descrizione hardware: le dichiarazioni eseguono in parallelo, non sequenziali, come un programma software.

Segnali: I fili che collegano tutto

I segnali] rappresentano fili fisici, autobus o nodi interni in un circuito. Essi sono dichiarati nella sezione di dichiarazione dell’architettura (o in pacchetti, entità o blocchi). I segnali devono essere assegnati con l’operatore , che è l’operatore di assegnazione del segnale (diverso dall’assegnazione variabile ).

signal internal_net : std_logic;
…
internal_net <= a and b; -- concurrent assignment
y <= internal_net;

I segnali possono essere di qualsiasi tipo di dati — , , , , ecc. Utilizzando per gli autobus è comune: . L'uso di ] più grande numero di progettisti] riguarda l'ordine bit.

Processi: Descrivimento del comportamento sequenziale

process]] è un blocco di affermazioni sequenziali che esegue in risposta ai cambiamenti sui segnali nella sua lista di sensibilità. All'interno di un processo, è possibile utilizzare , , , loop, e assegnazioni variabili.

Un semplice flip-flop di tipo D con reset asincrono può essere scritto come:

process (clk, rst) is
begin
 if rst = '1' then
 q <= '0';
 elsif rising_edge(clk) then
 q <= d;
 end if;
end process;

L'elenco della sensibilità dice al simulatore di svegliare questo processo ogni volta che [] o ] cambia. All'interno del processo, la natura sequenziale significa che le dichiarazioni vengono valutate in ordine - ma le assegnazioni del segnale ancora usano e l'aggiornamento dopo il processo sospende, motivo per cui la modellazione del processo richiede la cura di evitare latches non intenute.

Struttura del campione VHDL: un design completo

Mettiamo tutto insieme ad un esempio più dettagliato: un multisala 2 a 1 (MUX) con una linea selezionata, che mostra come utilizzare entità, architetture, segnali e processi in un unico file.

-- 8-bit 2-to-1 Multiplexer
library ieee;
use ieee.std_logic_1164.all;

entity mux2to1 is
 port (
 a, b : in std_logic_vector(7 downto 0);
 sel : in std_logic;
 y : out std_logic_vector(7 downto 0)
 );
end entity mux2to1;

architecture behavioral of mux2to1 is
begin
 process (a, b, sel) is
 begin
 if sel = '0' then
 y <= a;
 else
 y <= b;
 end if;
 end process;
end architecture behavioral;

Questo codice introduce diversi nuovi concetti:

• Le clausole di biblioteca e uso[]: e ] sono richieste in cima a ogni file di design che utilizza [ o []. La libreria specifica una libreria di design e la clausola di utilizzo porta il pacchetto in campo.
• porte vettori[[]: Gli ingressi e sono [ – un bus a 8 bit. L'uscita è la stessa larghezza.
• Processo con più ingressi[]: L'elenco della sensibilità include , , e perché l'output dipende da tutti e tre.
• Se l'affermazione all'interno del processo[[]: ] è una dichiarazione sequenziale che può apparire solo all'interno di un processo o sottoprogramma.

Questo esempio è sintetizzabile (può essere trasformato in hardware reale) perché la logica è puramente combinata. Il processo descrive un MUX, che ogni strumento di sintesi riconosce.

Regole di sintassi VHDL chiave ogni principiante deve sapere

Oltre ai componenti di base, VHDL ha diverse regole sintattiche che catturano i nuovi arrivati fuori controllo.

1. Forti digitanti

VHDL è ] fortemente digitato[]], il che significa che non è possibile assegnare direttamente un segnale di un tipo all'altro anche se sembrano simili (ad esempio a ]]). È necessario utilizzare funzioni di conversione del tipo (, robuste], ecc.) o esplicitamente castches [

2. La differenza tra e (Concurrent vs Sequential)

All'esterno di un processo, è possibile utilizzare un [ assegnazione del segnale condizionale [] con :

y <= a when sel = '0' else b;

Questo è equivalente al precedente MUX basato sul processo ma non è sequenziale — è un'unica dichiarazione concomitante. I principianti spesso confondono [ (sequenziale) con (concorrente). Di norma: è consentito solo all'interno di processi, funzioni e procedure; è usato per i segnali di assegnazione corrente.

3. Assegnazione del segnale contro Assegnazione variabile

All'interno di un processo, è possibile dichiarare variabili] utilizzando la parola chiave [. Variabili sono assegnati con e aggiornare immediatamente (nel medesimo ciclo di simulazione). Questo contrasta con i segnali che utilizzano e aggiorna solo dopo che il processo si interrompe.

process (clk) is
 variable temp : std_logic;
begin
 if rising_edge(clk) then
 temp := a and b; -- variable updates immediately
 y <= temp; -- signal updates after process suspension
 end if;
end process;

4. L'Idioma di rilevamento del bordo dell'orologio

Per modellare un registro (flip-flop), è necessario rilevare un bordo in aumento o in caduta di un orologio. Il modo standard è quello di utilizzare [ o dal pacchetto , che correttamente gestisce i valori X e Z. ] Non utilizzare — può comportarsi in modo diverso nella simulazione.

u_mux : entity work.mux2to1
 port map (
 a => data_a,
 b => data_b,
 sel => select_line,
 y => mux_out
 );

entity generic_mux is
 generic (
 WIDTH : positive := 8
 );
 port (
 a, b : in std_logic_vector(WIDTH-1 downto 0);
 sel : in std_logic;
 y : out std_logic_vector(WIDTH-1 downto 0)
 );
end entity;

generic map (WIDTH => 16)

architecture rtl of fsm is
 type state_type is (idle, run, done);
 signal state, next_state : state_type;
begin
 -- Sequential register
 process (clk, rst) is
 begin
 if rst = '1' then
 state <= idle;
 elsif rising_edge(clk) then
 state <= next_state;
 end if;
 end process;

 -- Next-state logic
 process (state, input) is
 begin
 next_state <= state; -- default to prevent latches
 case state is
 when idle =>
 if input = '1' then
 next_state <= run;
 end if;
 when run =>
 if input = '0' then
 next_state <= done;
 end if;
 when done =>
 next_state <= idle;
 end case;
 end process;
end architecture;