I processori digitali di segnale (DSP) sono indispensabili nei moderni sistemi incorporati, maneggiando in tempo reale l'elaborazione per applicazioni come codec audio, comunicazioni wireless, controllo motore e elaborazione delle immagini. Come la complessità del sistema cresce, così fa la domanda di efficienza energetica, soprattutto nei dispositivi alimentati a batteria dove ogni milliwatt conta.

Principi fondamentali per la raccolta di potere

Che cosa è il Power Gating?

La corrente di alimentazione è una tecnica di progettazione che selettivamente disconnette un blocco di logica dalla sua alimentazione quando non è necessario. Mentre il gating dell'orologio riduce la potenza dinamica fermando l'orologio, gli attacchi di accensione di accensione statica (leakage) potenza], che è diventato dominante in nodi di processo avanzati (ad esempio, 28 nm e sotto).

A livello di transistor, la corrente di alimentazione viene implementata utilizzando i MOSFET (ad alta tensione) che agiscono come intestazioni (tra VDD e VDD virtuale) o i piedini (tra GND virtuale e GND). Quando la regione è attiva, gli switch sono attivati, fornendo una bassa percentuale di perdite di livello.

Considerazioni di attuazione

La riduzione del potere in un DSP richiede un'attenta attenzione ai seguenti elementi:

  • domini di potenza:[] Il chip è diviso in più isole di tensione. Ogni isola può essere indipendente gated. Un tipico DSP può avere domini separati per il nucleo, la memoria, le periferiche e gli acceleratori hardware.
  • Ritenzione dello stato:[] Se il blocco gated contiene stato (registri, SRAM), lo stato deve essere salvato prima che il potere venga spento. Le infradito di mantenimento (chiamato anche "balloon" registri) o un piccolo dominio di alimentazione sempre su possono conservare i dati critici. Molti DSP usano registri di conservazione [FLT]
  • Control sequencing:[] L'accensione o lo spegnimento di corrente inrush e gli scarti di tensione. Una sequenza accuratamente timed, ad esempio, consente di attivare gli interruttori uno alla volta, impedisce l'alimentazione disavatura. Lo stesso vale per la disattivazione: lo stato deve essere salvato, gli orologi stabilizzati, e poi gli interruttori aperti.
  • ]IR drop e electromigration:[[] I binari di alimentazione virtuali vedono una maggiore resistenza, così il posizionamento dell'interruttore di alimentazione e il dimensionamento dell'interconnessione devono garantire una caduta di tensione accettabile sotto carico di picco.

Benefici e Trade-Offs

Benefici:

  • Riduce la potenza di perdita fino al 99% in blocchi di idle.
  • Consente una durata della batteria più lunga e una dissipazione termica più bassa.
  • Consente una granularità più fine della gestione del potere senza influenzare le prestazioni attive.

Trade-offs:

  • Area sovraccarica da interruttori di potenza e logica di ritenzione (tipicamente 5–15% per regione gated).
  • Energia e latenza di sveglia: accendere un blocco costa tempo e potenza dinamica per caricare la ferrovia virtuale e ripristinare lo stato.
  • Maggiore complessità progettuale nel layout fisico e nella verifica.

Per uno sguardo più approfondito alla gestione del potere di attuazione in SoC basati su DSP, fare riferimento a TI’s Power Management for DSP Devices.

Immersione profonda in modalità sonno

Mentre la corrente di gating è un approccio hardware-centrico, le modalità di sonno combinano hardware e software per posizionare il DSP in uno stato di bassa potenza quando il carico di lavoro permette. Una modalità di sonno in genere coinvolge orologi di arresto, disabilitando PLLs, e in modo facoltativo riducendo la tensione, spesso in combinazione con la tensione di alimentazione.

Modalità di sonno tassonomia

I processori DSP offrono comunemente diversi livelli di sonno, ogni risparmio energetico di trading contro la latenza di wake-up:

  • Idle (run-sleep) mode:[ L'orologio del nucleo del processore è recintato, ma tutte le guide di alimentazione rimangono su. Cache e contenuti di registro sono conservati. Il DSP può riprendere in pochi cicli di orologio.
  • Modalità standard:[] La tensione di base è ridotta (tramite DVFS o un regolatore a bassa potenza separato), e la maggior parte degli orologi periferici sono gated. Il PLL principale può essere spento.
  • Modalità sonno profondo:[ La maggior parte del chip è alimentato giù attraverso il gating di potenza. Solo un piccolo dominio “sempre-on” contenente un controller di sveglia, orologio in tempo reale, e alcuni registri di ritenzione rimane attivo.
  • Modalità di spegnimento:[] L'intero chip viene alimentato a parte alcuni pin I/O. Questa modalità raggiunge la perdita più bassa ma richiede una sequenza di avvio completa dopo la veglia.

La modalità di sonno appropriata dipende dalla durata prevista del l'idle. Ad esempio, un DSP audio che gestisce un codec vocale può utilizzare la modalità idle tra i frame vocali (ogni 10-20 ms), mentre un hub del sensore potrebbe entrare in sonno profondo durante lunghi periodi di inattività dell'utente.

Stato di conservazione e memoria

Le modalità di sonno profondo spesso si basano su retention SRAM che opera da un sempre-on-alimentazione. La conservazione SRAM consuma circa il 10-30% della sua perdita attiva ma mantiene intatti i dati. Per i file di registro, i flip-flop di ritenzione sono utilizzati.

Latency e Meccanismi di Wake-Up

L'uscita di una modalità di sonno richiede una sequenza pulita: il ripristino della potenza, attivare orologi, stabilizzare PLL e riprendere l'esecuzione. Il tempo totale di sveglia è dominato dal tempo di bloccaggio PLL (se spento) e la carica del condensatore.

  • Rilevamento di bordi su perni GPIO
  • Esperizione del timer da un oscillatore a bassa potenza
  • Interruzioni da periferiche attive (ad esempio, UART, USB)

In alcuni progetti, un piccolo co-processore[] rimane acceso durante il sonno profondo agli eventi di sveglia preprocesso, riducendo ulteriormente l'attività del DSP principale.

Esempio: Qualcomm Hexagon DSP Sleep States

La famiglia Hexagon DSP (utilizzata in Snapdragon SoCs) supporta più stati di sonno, tra cui una modalità Retention dove la tensione di base è calata appena sopra la soglia di ritenzione (< 0.6 V), and a Power Collapse (PC)]] modo in cui il nucleo è completamente recintato.

Integrazione delle modalità di ricezione e sonno

Per massimizzare l'efficienza energetica, le modalità di alimentazione e di sonno devono funzionare in concerto. Una transizione tipica dal pieno funzionamento a uno stato a basso potere comporta diverse fasi:

Sequenza di transizione coordinata

  1. Software avviato:[] Il sistema operativo o il firmware DSP scrive a un registro di gestione della potenza, richiedendo l'ingresso a uno stato di sonno specifico.
  2. Cloccare il gating e salvare lo stato:[ Il DSP salva i registri alla conservazione (internal o esterno).
  3. Impostazione del dominio di potenza:[ L'unità di gestione dell'energia (PMU) attiva le celle di isolamento tra il dominio gated e le regioni sempre in funzione per evitare gli input galleggianti.
  4. Gating di potenza:[] Il PMU apre gli interruttori di intestazione/footer, scollegando l'alimentazione virtuale. In alcuni progetti, la PMU riduce anche la tensione a un livello di ritenzione prima dell'apertura degli interruttori (per minimizzare l'inrush quando si accende).
  5. Wake:[] Su un evento di veglia, la PMU ripristina la potenza, aspetta la stabilizzazione della fornitura, consente orologi e rilascia reset.

Controllo Logica e Unità di Gestione del Potere

La PMU è una macchina a stato finito dedicata che regola le transizioni dello stato di potenza. Mantiene vincoli di temporizzazione, controllo del regolatore di tensione e sequenziamento dell'interruttore di potenza. Anche le PMU avanzate supportano ] lo scaling adattivo della tensione (AVS) per garantire la tensione di fine-tuna basata sulle variazioni di processo e temperatura.

Considerazioni di software

Sul lato software, un framework di gestione della potenza[] coordina gli stati del sonno attraverso l'intero sistema. Ad esempio, in Linux, il [CPUIdle] governatore seleziona gli stati del sonno periferico per il core DSP, mentre il DEVPM

Le responsabilità chiave del software includono:

  • Predivisione della durata del sonno per scegliere il livello di sonno ottimale.
  • Salvataggio e ripristino del contesto (compresi i file di registro e i tag di cache).
  • Gestire le latencies interrotte in modo che le scadenze critiche in tempo reale siano ancora soddisfatte dopo il risveglio.

Per una guida pratica di implementazione, vedere la serie embedded.com sulla gestione della potenza DSP[.

Combinazione con DVFS

Invece di spegnere un blocco, DVFS abbassa il suo punto di funzionamento durante i carichi di lavoro più leggeri. Ad esempio, un DSP può funzionare a 1,2 V e 800 MHz sotto carico pesante, quindi scendere a 0,9 V e 400 MHz quando in uno stato di bassa attività. Quando il blocco è completamente inattivo, il gating di potenza prende il sopravvento. La combinazione di alimentazione DVFS e modalità di sonno può

Tecniche avanzate

Gamma di potere adattivo

I moderni DSP utilizzano monitor di attività] (ad esempio, contatori sui percorsi dati, code di rilascio di istruzioni) per decidere dinamicamente quali sotto-blocchi al cancello di alimentazione. Se un'unità di moltiplicazione-accumulare (MAC) è stata inattivo per i cicli N, il controller automaticamente porta la sua potenza.

Design e spostamento a livello multi-voluto

Quando i domini di potenza differenti funzionano a tensioni diverse (ad esempio, un nucleo a 0,8 V e una periferica a 1.2 V), livello di turni[[]] devono essere inseriti ai confini del segnale. I turnisti di livello consumano la potenza, quindi spesso sono posizionati all'interno del dominio sempre attivo.

Gattura di energia a fine griglia

Invece di battere interi nuclei, alcune architetture DSP portano unità funzionali individuali—ALU, moltiplicatore, cambio, unità di carico/store. Ciò è particolarmente utile nei processori vettoriali dove alcune corsie possono essere inattivo. La corrente di gating a questa granulosità richiede una sofisticata rete di clock e di potenza, così come l'allocazione delle risorse in tempo reale. La sovraccarica aggiuntiva è giustificata in applicazioni come l'elaborazione della banda base, dove l'alta utilizzazione varia in elementi di elaborazione paralleli.

Considerazioni pratiche per i progettisti

Strumenti di analisi di potenza

L'implementazione efficace inizia con una stima accurata del potere. Strumenti come PrimePower[ (Synopsys) o [Redhawk (Ansys) simulano perdite, corrente dinamica e IR cadere su tutti i domini.

  • Soglia di tempo di inattività (punto di rottura-even) per un blocco gated.
  • Impatto della corrente inrush sulla rete di alimentazione.
  • Ritenzione perdite vs. stato ripristinare energia.

Test e convalida

La validazione della potenza di gating è impegnativa perché le transizioni non devono corrompere i dati. È necessario effettuare test di velocità di conservazione dello stato. Le catene di scansione spesso includono registri di scansione] che permettono al tester di leggere/scrivere i dati conservati dopo un ciclo di sonno. La corrente di sonno viene misurata utilizzando modalità di prova dedicate che tengono il chip in uno stato di bassa potenza specifico.

Impatto sulla affidabilità

Il controllo di corrente di accensione è stato migliorato (EM) a causa di elevati sbalzi di corrente durante il wake-up. La rete di commutazione di potenza deve essere progettata con un margine sufficiente per gestire le correnti di picco sulla vita del chip. Inoltre,

Conclusione e tendenze future

Le modalità di erogazione di energia e sonno non sono solo caratteristiche opzionali, ma sono essenziali per i moderni DSP che devono offrire elevate prestazioni all'interno di budget a forte potenza.

Guardando avanti, le tendenze come ] il calcolo di distanza (dove le tensioni di alimentazione si avvicinano alla soglia di transistor) ulteriormente spremere perdite, richiedendo ancora più preciso scherma di potenza. L'aumento di ] l'inferenza di apprendimento automatico sui dispositivi di bordo] sta guidando architetture DSP con centinaia di piccoli elementi di elaborazione, ogni infradito a potenza indipendente.

Per ulteriori informazioni sulla gestione avanzata del potere DSP, consultare ]NXP nota di applicazione sulle tecniche a basso potere per i SoC basati su DSP[[] e ARM Power Management Guide[]] (rilevante per i core DSP basati su ARM).