Comprendere le interfacce seriali ad alta velocità

[LT] Le richieste di banda di calcolo moderno, guidate da intelligenza artificiale, infrastrutture cloud e reti 5G/6G, hanno spinto le architetture tradizionali di bus al loro punto di rottura.

A differenza dei circuiti integrati specifici per applicazioni (ASIC), FPGAs offre un tessuto logico riconfigurabile combinato con i blocchi di recettore ad alta velocità, dedicati, che permettono un trasporto rapido e preciso, sia che si tratti di un protocollo di aggiornamento rapido per il protocollo di aggiornamento per il protocollo di aggiornamento rapido per l'aggiornamento del protocollo.

Architettura di FPGA Transceivers ad alta velocità

Il transceiver FPGA è un sottosistema di segnale misto complesso, che comprende la sua architettura interna è il primo passo verso l'implementazione di successo. Questi ricetrasmettitori sono tipicamente raggruppati in quad, dove più canali condividono risorse comuni come loops bloccati in fase (PLL) e buffer di clock di riferimento.

L'attaccamento fisico medio (PMA)

Lo strato PMA gestisce il segnale analogico. I suoi componenti chiave includono:

  • Trasmettitore (TX):] Consiste di un serializzatore ad alta velocità e di un driver a corrente differenziale (CML) che spesso include caratteristiche di equalizzazione programmabili come pre-enfasi e de-emphasis per compensare perdite ad alta frequenza nel canale.
  • Receiver (RX): Contiene un equalizzatore lineare a tempo continuo (CTLE), un equalizzatore a risposta a decisione (DFE), e un'unità di recupero dati (CDR). Il CDR estrae l'orologio incorporato dal flusso di dati in entrata e ritira i dati. La qualità del CDR, in particolare il suo jitter è tolleranza e la gamma di blocco critico.
  • PLL:[]] Generare l'orologio seriale ad alta velocità da un orologio di riferimento a bassa frequenza. Essi devono fornire jitter estremamente basso per soddisfare i severi requisiti di tempistica dei protocolli come PCIe Gen5 (32 GT/s) o 100G Ethernet.

Il sottostrato di Coding Fisico (PCS)

Il livello PCS collega la logica del tessuto digitale al PMA analogico, le sue funzioni sono conformi al protocollo, ma generalmente includono:

  • Gearboxing:[] Converte la larghezza dei dati paralleli dal tessuto (ad esempio, 32 o 64 bit) alla larghezza seriale utilizzata dal PMA.
  • Line Coding e Scrambling:[[[] Gli codificatori come 8b/10b, 64b/66b, o 128b/130b assicurano l'equilibrio DC e la densità di transizione sufficiente per l'operazione CDR.
  • Allineamento e Deskew:[ La logica di rilevamento dei composti trova limiti di parola. Per i protocolli multi-lane, i FIFO di collegamento dei canali compensano la perdita di vite-per-lane introdotta dal PCB o cavo.
  • Rate Matching:[[]] I buffer elastici gestiscono i passaggi di dominio dell'orologio tra l'orologio RX recuperato e l'orologio di sistema locale.

Specifiche chiave del ricetrasmettitore

La scelta della FPGA giusta richiede un'analisi dettagliata delle sue capacità di ricetrasmettitore:

  • Valutazione massima dei dati:[ Gamme da 12,5 Gbps in famiglie ottimizzate ai costi a 112 Gbps negli ultimi dispositivi ad alte prestazioni.
  • Schema di modifica:[ La maggior parte dei progetti attuali utilizzano il segnale Non-Return-to-Zero (NRZ). Gli standard emergenti come PCIe Gen6 e 400/800G Ethernet stanno adottando PAM4] (modulazione di ampiezza del polso a quattro livelli), che raddoppia il throughput per corsia più alta ma richiede un rapporto di a R
  • TX e RX Equalizzazione:[] Il numero di rubinetti programmabili nel driver TX e la RX DFE influisce direttamente sulla capacità del collegamento di chiudere l'occhio su canali di perdita.
  • Architettura dell'orologio di riferimento:[[] I fattori di moltiplicazione PLL del ricetrasmettitore e le caratteristiche di trasferimento del jitter devono allinearsi al protocollo di destinazione.

Mastering Signal Integrity e PCB Design

A velocità di dati superiori a 10 Gbps, il substrato PCB non è più un semplice conduttore ma una linea di trasmissione. L'ingegneria dell'integrità del segnale (SI) è inseparabile dal processo di progettazione FPGA. Un canale povero può rendere la logica del protocollo più accuratamente artigianale inutile.

Il bilancio della Manica

Ogni interconnessione ha un budget di perdita misurato in decibel. Il canale include la traccia PCB, via, connettori e cavi. La perdita di inserimento combinata alla frequenza di Nyquist (mezza della velocità di dati) deve rimanere nella capacità di compensazione della equalizzazione del reticolo del transceiver.

Regole di layout PCB per disegni multi-Gigabit

  • Controllo di impedenza:[] Le tracce differenziali devono mantenere un'impedenza differenziale costante di 100 ohm, che richiede una stretta collaborazione con il fabbricante PCB per definire la geometria di stackup e traccia.
  • Partita di lunghezza:[] Il muso di Intra-pair deve essere minimizzato (tipicamente meno di 5 ps). Per le interfacce multi-lane, lo skew inter-pair deve rientrare nella profondità del buffer del protocollo.
  • Ottimizzazione della via:[] Le vie di trasmissione di Stub causano riflessi che chiudono l'occhio. Utilizzare il back-drilling per rimuovere la stub non utilizzata, o la transizione alla tecnologia microvias/HDI per le corsie ad alta velocità critiche.
  • Decoupling del rifornimento del cavo:[] I transceiver sono altamente sensibili al rumore dell'alimentazione elettrica. Utilizzare regolatori a bassa goccia (LDO) con alto rapporto di rifiuto di alimentazione-fornitura (PSRR) per l'alimentazione analogica del ricetrasmettitore.

Simulazione e modellazione

I modelli IBIS-AMI (Algorithmic Modeling Interface) forniti da fornitori FPGA, permettono agli ingegneri di simulare l'intero link: l'equalizzazione del trasmettitore, i parametri S del canale e la risposta CTLE/DFE del ricevitore.

Per una guida dettagliata sulla configurazione del ricetrasmettitore e sul layout del PCB, consultare le guide degli utenti del fornitore ufficiale. UltraScale Architecture GTY Transceivers User Guide[] fornisce dettagli completi sulle funzionalità di livello del ricetrasmettitore AMD, mentre il Intel Agilex 7 Transceiver Panoramica offre informazioni simili per le famiglie Intel

Attuazione di Stack standard e personalizzati del protocollo

Una volta progettato lo strato fisico, il focus si sposta sulla logica del protocollo digitale. La scelta tra l'utilizzo di core IP induriti e l'implementazione della logica in tessuto morbido è una decisione architettonica critica.

I core IP induriti

La maggior parte delle FPGA di fascia alta includono blocchi IP induriti per protocolli comuni, preverificati e collocati in aree dedicate al silicio, offrendo latenza deterministica e risparmiando risorse logiche sostanziali.

  • PCIe Hard IP:[] gestisce il livello fisico, il livello di collegamento dati e lo strato di transazione. L'utente integra un controller DMA o una logica personalizzata nel tessuto per interagire con l'Hard IP tramite un'interfaccia standard come AXI-Stream o CXL.
  • Ethernet MAC Hard IP:[] Fornisce gli strati MAC e PCS per i protocolli da 10G a 400G. Questo consente al progettista di concentrarsi esclusivamente sui protocolli di livello superiore (ad esempio, TCP/IP offload) o su un'elaborazione personalizzata del frame.
  • JESD204C Hard IP:[] Semplifica l'interfaccia ai convertitori di dati ad alta velocità, trattando latenza deterministica, sincronizzazione multi-dispositivo (SYSREF), e allineamento automatico della corsia.

Progettazione di protocolli personalizzati di peso leggero

Non tutte le applicazioni si adattano perfettamente a un protocollo standard, per sistemi chiusi, collegamenti dati a punto o strumentazione specializzata, un protocollo leggero personalizzato può offrire una latenza inferiore, una riduzione della testa e un utilizzo della logica minimale.

  • Formato del grafico:[] Una struttura semplice dei pacchetti con un delimitatore di avvio, payload e marcatore end-of-frame.
  • Rilevamento dell'errore:[] Un CRC (ad esempio, CRC-32) allegato a ogni frame assicura l'integrità dei dati.
  • Controllo di fondo:[ Il segnale basato sul credito o XON/XOFF impedisce il troppopieno FIFO al ricevitore.
  • Ritrasmissione:[] Un leggero protocollo selettivo di ritrasmissione o di go-back-N per la gestione di cornici corrotte.

Interfaccia orologio Crossing (CDC) e Reset Logic

Gli errori in CDC e la logica di reset sono tra le fonti più comuni di guasti in disegni seriali basati su FPGA. Ogni singolo passaggio tra il dominio dell'orologio parallelo transceiver, il dominio dell'orologio logico dell'utente e il dominio dell'orologio del sistema deve essere accuratamente sincronizzato.

Verifica, Debug e Ottimizzazione delle prestazioni

Una metodologia di verifica strutturata è la chiave del successo del primo passaggio. La complessità di un collegamento multi-gigabit significa che la simulazione puramente digitale è insufficiente; i domini analogici e digitali devono essere co-verificati.

Strategia di simulazione

Inizia con il modello di simulazione transceiver fornito dal fornitore. Usalo per verificare la configurazione degli strati PMA e PCS. Seguilo con una simulazione del core del protocollo contro un modello di bus-funzionale (BFM).Per protocolli standard come PCIe, i robusti BFM sono disponibili dal fornitore FPGA o da fornitori EDA di terze parti. Per protocolli personalizzati, creare un modello peer in RTL o SystemVerilog partner per agire.

Strumenti di Debug hardware

L'analizzatore di logica integrato (ILA) può catturare i dati paralleli ad alta velocità dall'interfaccia transceiver. Strumenti più avanzati, come il Transceiver Toolkit[] in AMD Vivado o il Controller di configurazione di transito

  • Registrati di reconfigurazione dinamica (DRP) di lettura e scrittura.
  • Eseguire scansioni degli occhi sul chip per misurare l'altezza e la larghezza dell'occhio senza un oscilloscopio esterno.
  • Eseguire test di errore bit incorporato (BER) per abilitare modalità loopback.

Risoluzione dei problemi sistemici dei problemi comuni

  • Link Does Not Lock:[] Controllare l'orologio di riferimento. È presente? La frequenza è corretta? Verificare le impostazioni di configurazione del ricetrasmettitore.
  • BER alto con occhio marginale:[] Usare il DRP per regolare le impostazioni pre-enfasi TX e RX CTLE/DFE. Lo strumento di scansione degli occhi on-chip è prezioso qui. Inoltre, controllare il rumore dell'alimentazione sulla rotaia analogica utilizzando un oscilloscopio.
  • Multi-Lane De-skew Errors:[ Assicurarsi che le lunghezze di traccia del PCB siano abbinate all'interno della slot del protocollo. Verificare le impostazioni del buffer elastico nel PCS. Alcuni protocolli richiedono sequenze specifiche di marcatore di allineamento che devono essere correttamente gestite dalla logica.
  • Temperatura e tensione Drift:[[] I sistemi ad alte prestazioni che operano vicino al margine del canale possono sperimentare guasti del collegamento come aumento della temperatura.

Studio di casi: Un team ha avuto il compito di costruire un collegamento di acquisizione dati 100 Gbps tra un FPGA e un array di sensori su un backplane. I core IP standard hanno introdotto la latenza e overhead inaccettabili. Il team ha utilizzato la sequenza 100G di IP duro di bypass, utilizzando efficacemente i frame CRB3 implementati in ritardo.

Preparazione per le norme future

L'evoluzione delle interfacce seriali non mostra segni di rallentamento. I progettisti devono rimanere al passo con le tendenze emergenti per garantire che le loro piattaforme rimangano pertinenti e resistenti al futuro.

  • Movi a PAM4:[] Il passaggio dalla segnaletica NRZ a PAM4 è il passaggio più significativo nella progettazione seriale ad alta velocità dell'ultimo decennio. Richiede una più profonda comprensione della equalizzazione non lineare e della correzione avanzata degli errori in avanti (FEC), come la codifica Reed-Solomon.
  • Interfacce Die-to-Die:[ Gli standard come UCIe (Universal Chiplet Interconnect Express) definiscono uno strato fisico per collegare i chiplet all'interno di un unico pacchetto. Le FPGA agiscono sempre più come ponte o elemento di calcolo primario in sistemi multi-die, che richiedono nuove considerazioni di progettazione per il routing di segnali ad alta velocità attraverso un substrato di pacchetto.
  • Ottiche Co-Packaged (CPO):] Per superare le limitazioni della larghezza di banda delle ottiche pluggable del frontale, l'industria si sta muovendo verso il co-packaging del motore ottico direttamente con l'interruttore ASIC o FPGA. Questo riduce notevolmente la lunghezza delle tracce elettriche, ma richiede una stretta integrazione dei processi di gestione termica e di assemblaggio ottico.

Per una più profonda comprensione delle specifiche elettriche e degli strati di protocollo, le specifiche [PCI-SIG[ e la JESD204B/C Survival Guide from Analog Devices offrono un'eccellente profondità tecnica.

Conclusioni

L'implementazione di interfacce seriali ad alta velocità sulle piattaforme FPGA è una disciplina ingegneristica esigente che collega la fisica analogica, la logica digitale e l'architettura a livello di sistema. Il successo richiede una comprensione approfondita dell'hardware del ricetrasmettitore, un design meticoloso dell'integrità del segnale e una strategia di verifica robusta.