L'integrazione dei Digital Signal Processors (DSP) nei progetti System-on-Chip (SoC) è diventata una pietra angolare dell'elettronica moderna, alimentando tutto dagli smartphone e dai sistemi di assistenza avanzata per i driver (ADAS) all'automazione industriale e ai dispositivi medici.

Comprendere il paesaggio di integrazione DSP-SoC

A Digital Signal Processor è progettato per le operazioni numeriche ad alta velocità, in tempo reale, che si possono moltiplicare i cicli (MAC) – che sono centrali per filtrare, FFT, convolution e modulazione. Quando si posiziona all'interno di un SoC, il core DSP deve coesistere armoniosamente con altri elementi di elaborazione come le CPU ARM Cortex-A, i core GPU, le unità di elaborazione neuronale (NPU).

Il ruolo del Computing eterogeneo

I progetti SoC di oggi sono eterogenei per natura. Un'architettura tipica potrebbe includere un cluster dual-core o quad-core CPU, un core DSP che esegue un sistema operativo in tempo reale (RTOS) o un codice bare-metal, acceleratori hardware per la codifica/decodifica video, e un interconnessione programmabile come un bus ARM AMBA o un Network-on-Chip (NoC0).

Le sfide chiave dell'hardware nell'integrazione DSP

Le sfide a livello hardware possono essere raggruppate in diversi domini: traversata di dominio bus e orologio, progettazione di gerarchia di memoria e vincoli di implementazione fisica.

Architettura del bus e coerenza dei dati

La maggior parte dei DSP sono progettati per operare con interfacce di memoria ad alta banda, bassa latenza, spesso con i programmi separati e le memorie di dati (architettura Harvard).

Dominio dell'orologio e strutture di reset

I DSP spesso funzionano a frequenze di clock diverse rispetto al resto del SoC per ottimizzare le prestazioni per watt. Gestione del dominio orologio tra l'orologio DSP e l'orologio bus di sistema richiede sincronizzatori robusti, FIFO, o ponti asincroni. Un CDC poco progettato può complicare la metastability, la corruzione dei dati, o guasti intermittenti. Inoltre, l'architettura di ripristino deve garantire che i moduli di tensione DSP noti siano portati in alto

Progettazione fisica e pavimenti

Grazie a una rete di progettazione fisica, un core DSP occupa una zona di immersione significativa e spesso ha un layout denso e strutturato ottimizzato per la velocità. L’integrazione di un blocco simile in un piano di pavimentazione SoC più grande può interrompere il routing del segnale per altri blocchi.

Gestione del potere: un constrato dominante

DSP sono noti per le loro capacità di calcolo di potenza-ungitura, soprattutto quando si eseguono operazioni di vettore o matrice sostenute. In un dispositivo alimentato a batteria, ogni milliwatt si occupa. Integrare un DSP in un SoC senza una gestione di corrente attenta può superare rapidamente i bilanci termici.

Leakage e questioni termiche

I progettisti devono implementare i meccanismi CMOS multi-sentire (MTCMOS) o il biasing del corpo inverso per il blocco DSP, aggiungendo strati di maschera e complessità di progettazione.

Memoria Larghezza e Latency Constraints

Molte delle funzioni di elaborazione dei segnali richiedono un throughput costante di diversi gigabyte al secondo. Se il sistema di memoria di SoCten non può fornire quella larghezza di banda, il DSP si staccherà, i cicli di spreco. La gerarchia di memoria deve essere progettata con attenzione: i ricordi strettamente accoppiati (TCM) attaccati direttamente al DSP offrono latenza più bassa, ma la loro dimensione è limitata.

Cache Architettura Trade-offs

Alcuni DSP includono piccole cache L1 per istruzioni e dati. Mentre le cache migliorano la latenza media, introducono l'incertezza per i compiti in tempo reale a causa di errori di cache e riempimenti di linea. In applicazioni critiche di sicurezza (ad esempio, sistemi di frenata automobilistiche), i progettisti a volte disabilitano completamente le cache o utilizzano meccanismi di blocco della cache per garantire tempistiche deterministiche.

Software e strumenti di integrazione firmware

L'hardware è solo la metà della storia, il DSP deve essere programmabile e richiede un ecosistema software robusto. Le sfide nell'integrazione del software spesso si rivelano più che durevoli dell'hardware stesso.

Compatibilità con Compiler e Toolchain

I DLTS dei fornitori come CEVA, Cadence/Tensilica, o Synopsys/ARC sono dotati di un proprio set di istruzioni (ISAs) e delle toolchains.

Sistema operativo in tempo reale e sviluppo driver

Il DSP gestisce in genere un RTOS o un codice bare-metal che deve comunicare con il sistema operativo principale della CPU (ad esempio, Linux, Android). Impostare i meccanismi di comunicazione interprocessore (IPC) - come code di memoria condivise, caselle di posta o di semafori hardware - richiede un'attenta progettazione del driver.

Debug e Trace

Il debug di un sistema con più core, ognuno che esegue un software potenzialmente diverso, è notoriamente difficile. I DSP hanno spesso limitate capacità di traccia rispetto alle CPU, e l'integrazione di un modulo di traccia in tempo reale (come ETM per ARM) in un core DSP può essere costoso.

Complessità di verifica e convalida

La verifica di un sistema integrato di SoC richiede più di un semplice test del DSP in isolamento. Gli scenari di livello del sistema – dove il DSP elabora i dati in tempo reale mentre la CPU interagisce con la memoria e I/O – devono essere simulati o emulati. La simulazione tradizionale di RTL è troppo lenta per l'esecuzione di milioni di cicli di DSP, quindi i team di verifica dipendono dall'emulazione hardware o dal prototipaggiamento FPGA.

Co-Verificazione di Hardware e Software

Molti team utilizzano prototipi virtuali (ad esempio, basati su Synopsys Virtualizer o Cadence Xcelium) che eseguono il simulatore di istruzioni-set del DSP insieme a un modello del bus SoC. Mentre questo approccio accelera lo sviluppo del software prima del silicio, l'accuratezza del tempo e della potenza è limitata.

Progettazione di Trade-off e decisioni architettoniche

L’integrazione di un DSP è raramente un processo “drop-in” semplice. Il team SoC deve prendere diverse decisioni architettoniche che influiscono sulle prestazioni, sull’area e sul time-to-market. Ad esempio, scegliendo tra una macro DSP difficile e un nucleo sintetizzabile morbido.

Esempi reali di integrazione DSP SoC

Le aziende come Texas Instruments, NXP e Qualcomm hanno imparato l’integrazione DSP nelle loro famiglie SoC. Il TI TMS320C66x multi-core DSP integra diversi core C66x con memoria condivisa, EDMA e periferiche come SerDes e PCIe, tutto su un unico chip. La sfida chiave era mantenere la coerenza della cache in più core DSP, consentendo al tempo stesso l’accesso a bassa latenza di memoria esterna TenMXP

Tendenze e sfide emergenti

I trasmettitori FinFET e GAA hanno una maggiore perdita, rendendo la corrente ancora più critica. L'aumento dell'intelligenza artificiale e dell'apprendimento automatico al bordo ha portato all'inclusione di NPU dedicate accanto a DSP, creando una necessità di una partizione efficace delle attività.

Conclusioni

Integrare un processore DSP in un design SoC è una sfida ingegneristica multidimensionale che abbraccia l'architettura hardware, la gestione del potere, la progettazione della memoria, lo sviluppo del software e la verifica del sistema. Mentre i vantaggi, le prestazioni più elevate, la latenza inferiore e l'efficienza energetica, sono convincenti, il percorso è riempito di trappole che possono derail un progetto se non affrontati in modo proattivo.

Risorse esterne: