Le sfide e le soluzioni nella calibrazione di Adc ad alta velocità in sistemi in tempo reale

Sfide fondamentali nella calibrazione ad alta velocità ADC

La calibrazione di un ADC ad alta velocità deve essere in contrasto con una serie di fonti di errore che diventano più severe quando i tassi di campionamento spingono al regime multi-GS/s, che possono essere raggruppate in incertezze di tempismo, non linearità statiche e dinamiche, dipendenze ambientali e complessità specifiche delle moderne architetture multicanale.

Timing l'incertezza e il Jitter dell'orologio

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Non linearità statiche (INL e DNL)

I codici di calcolo non lineari (DNL)] e non linearità differenziale (DNL)] descrivono deviazioni dalla curva di trasferimento ideale di un ADC.

Distorsioni dinamiche ed effetti di memoria

Oltre a una serie di strumenti di monitoraggio statico (LTT) che variano con frequenza di input e velocità di slittamento. Le fonti comuni includono la limitazione dei tassi di slew nei circuiti di traccia e di trattenere, l'impedenza del buffer di input non lineare, e l'isteresi dall'impostazione incompleta tra le conversioni.

Sensibilità ambientale

I coefficienti di temperatura delle tensioni di riferimento on-chip, i comparatori e i condensatori di campionamento possono spostare i modelli INL da diversi LSB sull'intervallo di temperatura industriale (−40°C a +85°C). Le cadute di tensione tra le reti di distribuzione di energia causano variazioni di guadagno che cambiano l'intervallo di full-scale.

Complessità dei sistemi multi-canale e interconnessi a tempo

Per ottenere tassi di campionamento al di là della capacità di un singolo core (ad esempio, >10 GS/s), i progettisti di sistema spesso utilizzano ADC interleaved time-interleaved: più sub-ADCs che campionano lo stesso input in una forma rotonda-robin. Questa architettura introduce tre errori di errore aggiuntivi: offset errore (diverse dc offset per canale), guadagno disgrazia (diverse amplificazioni su scala), e tempi.

Tecniche e Soluzioni di calibrazione

La moderna calibrazione ADC ad alta velocità impiega una miscela di elaborazione digitale del segnale, sintonizzazione mista e algoritmi adattativi. Le soluzioni spaziano dai metodi di primo piano che interrompono il percorso del segnale a approcci completamente di sfondo che operano invisibilmente all'utente.

Taratura del primo piano vs. sfondo

La calibrazione del primo piano viene eseguita durante una modalità di calibrazione dedicata, tipicamente all'avvio o durante il test. Viene applicato un segnale di riferimento noto (ad esempio, un'onda di precisione o un multitone) e gli errori ADC vengono misurati e memorizzati in una tabella di ricerca o in un insieme di coefficienti.

Approcci di calibrazione dello sfondo digitale

Diversi metodi di sfondo digitali hanno acquisito trazione nel settore:

• Least-mean-squares (LMS) filtraggio adattivo:[ Un modello di riferimento dell'ADC ideale viene utilizzato per generare un segnale di errore, e i coefficienti di un filtro di compensazione digitale (ad esempio, per la correzione di guadagno e di offset) sono aggiornati iterativamente.
• Calibrazione basata sulla correlazione:[] Iniettando una sequenza pseudo-cordominale nota (o utilizzando la propria struttura di correlazione del segnale), si possono stimare errori di compensazione e di guadagno, correlando l'output con una versione ritardata dell'ingresso.
• Calibrazione basata su istogramma:[ L'istogramma del codice di uscita è paragonato ad una distribuzione prevista (ad esempio, uniforme per l'ingresso di segatooth, o arcsina per l'onda di sine). Le deviazioni indicano errori INL, e la tabella di correzione è costruita abbinando l'istogramma osservato a quello ideale.
• Calibrazione del cieco: Per gli ADC interconnessi al tempo, gli algoritmi ciechi sfruttano il fatto che gli spuri disinfettanti appaiono a frequenze specifiche (ad esempio, a tempi multipli di f_]]]]/M]] dove M è il numero di riferimento di canali di riferimento di canali di M.

Tecniche di calibrazione mista-signale

Non tutte le tarature possono essere effettuate esclusivamente nel dominio digitale. Le tecniche di segnale misto regolano il front-end analogico per ridurre gli errori prima della digitalizzazione:

• Macchine di condensatore programmabili:[ In pipeline ADCs, la dimensione del condensatore di campionamento può essere ridotta per correggere la mismatch del condensatore, migliorando DNL e INL alla fonte.
• Su-chip di riferimento DACs:[] Un riferimento di tensione di precisione è attivato per misurare il guadagno efficace di ogni fase, e il guadagno residuo di fase viene ridimensionato di conseguenza.
• Analog delay lock loops (DLLs): Per la regolazione del tempo in ADC interconnessi, le DLL analogiche forniscono una regolazione fine della fase dell'orologio di campionamento per ogni sub-ADC. La tensione di controllo è aggiornata da un motore di calibrazione digitale basato sulle stime di skew.

Queste correzioni mista-segnali riducono l'onere sul post-processing digitale e possono ottenere una migliore efficienza energetica perché l'errore è fissato prima che i dati siano quantificati.

Calibrazione adattiva per cambiamenti ambientali

Per mantenere l'accuratezza tra le variazioni di temperatura e di alimentazione, la calibrazione deve essere adattata. Un approccio è quello di incorporare sensori di temperatura sulla die ADC e utilizzare una tabella di coefficiente di temperatura pre-characterized per regolare i coefficienti di correzione.

Calibrazione degli ADC interlasciati nel tempo

Per la correzione di errore di offset, la tecnica di sfondo più semplice è quella di mediare l'output di ogni canale durante un lungo periodo; l'offset è la differenza dal mezzo globale.

Considerazioni pratiche di attuazione

La taratura di deploying in un sistema di produzione in tempo reale comporta trade-off in hardware overhead, latenza e tempo di test. Gli ingegneri devono decidere quali errori sono più critici per la loro applicazione e quanto logica digitale può essere dedicata alla calibrazione.

Calibrazione Overhead e Latency

L'algoritmo di calibrazione di ogni tipo utilizza cancelli, memoria e potenza. Le correzioni basate su tabelle di ricerca per INL possono richiedere 2 ^N] parole di memoria (dove N è la risoluzione ADC) — per un temporizzazione di 12 bit ADC questo è 4096 voci, che è modesto. Tuttavia, la correzione completa di Volterra per gli effetti di memoria può richiedere centinaia di moltiplicatori che operano al ritmo di ritardo di clock.

Calibrazione on-chip vs. Off-Chip

Molti ADC ad alta velocità integrano la logica di calibrazione sullo stesso stampo del convertitore. Questo riduce il contatore di pin esterno e permette all'ADC di operare come modulo di autocalibrazione standalone. La calibrazione on-chip spesso utilizza macchine di stato digitali a filo duro che eseguono una sequenza fissa, limitando la flessibilità ma garantendo un comportamento di aggiornamento dell'algoritmo.

Setup di prova e misura

I generatori di segnale devono avere un basso rumore di fase e una distorsione rispetto alla ADC che viene testata; altrimenti, gli errori di calibrazione possono essere mascherati. Un setup tipico include un ultra-low jitter source , un ]