I convertitori di tipo analogico-digitale (ADC) sono blocchi fondamentali di costruzione in sistemi elettronici moderni, che corrodono il divario tra il mondo analogico continuo e il dominio digitale discreto.

Comprendere le variazioni di processo nella fabbricazione di ADC

Le variazioni di processo si riferiscono alle differenze inevitabili dei parametri del dispositivo che si verificano dalla die alla die, dal wafer al wafer, e molto da fare durante la produzione di semiconduttori. Anche all'interno di un singolo die, le variazioni locali possono causare transistor, condensatori e resistenze, che sono particolarmente problematici per i disegni ADC che si basano su un'abbinamento preciso.

Fonti di Variazioni di Processo

Le principali fonti di variazioni di processo possono essere classificate in categorie globali (inter-die) e locali (intra-die). Le variazioni globali influenzano tutti i dispositivi su un chip uniformemente, come i cambiamenti di spessore dell'ossido generale o le derive del livello di doping attraverso un wafer.

  • Fluttuazioni di concentrazione di doping:[ Il numero di atomi di dopant nella regione del canale di MOSFETs o nella base di transistor bipolari è intrinsecamente statistica.
  • Variazioni di litografia e incisione:[ I limiti di risoluzione della fotolitografia, combinati con variazioni di concentrazione e di esposizione, causano variazioni di dimensione critica (CD) nelle porte polisilicon e nelle linee di interconnessione.
  • Incongruenze di deposizione del livello:[ Lo spessore e l'uniformità di ossido di cancello, dielettriche intermetalli e strati di passivazione variano attraverso una wafer. Tali variazioni alterano la densità di capacità dei condensatori metallici-insulatore-metal (MIM) utilizzati in ADCs commutati-capacitor, portando ad ottenere errori e non linearità.
  • I gradienti di temperatura e ambientale:[] La distribuzione della temperatura non uniforme durante l'impastatura o la rapida elaborazione termica (RTP) può creare gradienti di stress che influiscono sulla mobilità dei vettori e sulla tensione di soglia.
  • La planarizzazione meccanica-chimica (CMP) dishing:[ Nei processi di interconnessione multistrato, CMP può causare variazioni di spessore nelle linee metalliche, aumentando la capacità parassita di errore e di impatto sul comportamento di impostazione dei nodi analogici critici.

Queste fonti interagiscono in modi complessi, e la loro importanza relativa dipende dalla specifica topologia ADC, dal nodo di fabbricazione e dai margini di progettazione. Ad esempio, un 12 bit successivo-approssimazione-registro (SAR) ADC può essere più sensibile al mismatch del condensatore rispetto a un convertitore flash, che è limitato da offset del comparatore.

Impatto sulle prestazioni di ADC

Le variazioni di processo si manifestano come errori statici e dinamici nei componenti del nucleo ADC. Capire questi effetti richiede l'esame di come le variazioni modifichino il comportamento dei comparatori, dei condensatori, delle fonti correnti e dei riferimenti alla tensione. Le conseguenze si increspano attraverso le specifiche statiche e dinamiche del convertitore, limitando infine il numero di bit realizzabili (ENOB).

Effetti sull'offset e sulla mismatch del parabrezza

In ADCs interpolatori e flash, i comparatori sono la spina dorsale del quantizzatore. La tensione di soglia locale nella coppia differenziale di ingresso introduce un offset differito da input che varia da comparatore a comparatore. Senza calibrazione, questo offset riduce la gamma lineare della curva di trasferimento e aumenta INL e DNL. In un convertitore flash a 6 bit che funziona a 5 GS/s, anche un mitta di 5 mV

Mismatch di condensatore in ADC commutati-Capacitor

SAR ADCs e pipeline ADCs si affidano a array di condensatori a peso binario per eseguire la ridistribuzione della carica che implementa il successivo algoritmo di approssimazione. La precisione di corrispondenza di questi condensatori determina direttamente la linearità del convertitore.

Variazioni di tensione di riferimento

Molte architetture ADC utilizzano una tensione di riferimento interna o esterna per il quantizzatore. Variazioni nei circuiti di riferimento di bandgap, scale di resistenza o divisori capacitivi causano il passaggio su scala intera. Questo spostamento si manifesta come errore di guadagno e può anche influenzare l'offset se il riferimento viene utilizzato in una configurazione differenziale.

Impatto sul rumore e sulla gamma dinamica

Le variazioni di processo possono aumentare il rumore del pavimento in diversi modi. Ad esempio, un aumento del rumore del telegrafo casuale (RTN) in MOSFET scala aumenta l'angolo di rumore del flicker, degradando SNR a basse frequenze. Inoltre, le misma nel loop di feedback di un modulatore del segnale sigma-delta possono ridurre l'efficacia di modellazione del rumore in banda.

Variabilità di produzione e perdita di rendimento

Poiché gli ADC sono circuiti misti-segnali, sono più suscettibili alla perdita di rendimento parametrico rispetto ai disegni puramente digitali. Un piccolo spostamento in un singolo parametro, come l'offset comparatore superiore alla gamma accettabile, può causare l'intero die a non funzionare il test ATE (apparecchiatura automatica di prova).

Strategie di mitigazione per variazioni di processo

Data l'inevitabilità delle variazioni di processo, i progettisti e gli ingegneri della fabbricazione ADC utilizzano un approccio multiprong per mitigare il loro impatto.

Design per la produzione (DfM) e Robust Topologies

La prima linea di difesa è quella di selezionare le architetture ADC che sono intrinsecamente tolleranti alle variazioni. Ad esempio, i modulatori sigma-delta possono tollerare gli offset di comparatore più elevati perché si basano su oversampling e la formazione del rumore piuttosto che livelli di quantizzazione esatti.

Calibrazione e rifinitura

La calibrazione post-fabricazione è uno dei modi più efficaci per correggere le variazioni deterministiche e casuali. La calibrazione può essere eseguita a livello wafer durante la prova o in campo utilizzando circuiti integrati di auto-test (BIST).

  • Calibrazione digitale dello sfondo:[ Molti moderni ADC SAR e pipeline incorporano la logica digitale su chip che valuta continuamente e corregge gli errori di linearità. Ad esempio, un loop di calibrazione basato sulla correlazione può misurare gli errori di peso del condensatore e regolare l'uscita digitale di conseguenza senza interrompere il normale funzionamento.
  • Analog rifinitura:[] La regolazione laser delle resistenze o della regolazione basata sui fusibili delle correnti bias può essere utilizzata per eliminare gli offset dei comparatori e le tensioni di riferimento. Questo approccio è efficace ma aggiunge tempo e costo di prova.
  • Strumentazione di array di condensatori:[] In ADC SAR, possono essere commutati o disattivati ulteriori condensatori di assetto binario-scaled per annullare la mancanza di errori.I condensatori ridondanti sono anche comuni, permettendo al design di tollerare un certo numero di elementi difettosi.
  • Elemento dinamico corrispondente (DEM):[] Nei modulatori a più bit sigma-delta, le tecniche DEM ruotano l'uso di elementi DAC unità per calcolare in media i loro errori nel tempo, convertendo la non linearità deterministica in rumore sagomato.

Controllo e monitoraggio dei processi avanzati

I sistemi di fabbricazione implementano sistemi di controllo avanzato del processo (APC) che eseguono i grafici di controllo del processo statistico (SPC) su parametri critici come lo spessore del ossido di cancello, la resistenza del foglio e la larghezza della linea del fotoresist.

Simulazione statistica e angolo

Durante la fase di progettazione, gli ingegneri utilizzano simulazioni Monte Carlo per prevedere la distribuzione di metriche di performance chiave in fase di processo. simulando migliaia di istanze statisticamente variabili, possono identificare punti deboli nella progettazione e regolare le dimensioni del transistor o i biasi di circuito per migliorare la robustezza.

Scelte tecnologiche e Ottimizzazione dei layout

La scelta della tecnologia di fabbricazione giusta per l'applicazione ADC è fondamentale. Per alta precisione (16+ bit), nodi maturi con ossidi di cancello più spessi e geometrie di dispositivo più grandi offrono un migliore suono di licker e inferiore rispetto ai nodi FinFET avanzati, che soffrono di una maggiore variazione casuale e una maggiore capacità di separazione parassita.

Test e screening per la coerenza delle prestazioni

Anche con il miglior controllo di progettazione e processo, alcuni stampi non soddisfano le specifiche.Il test approfondito è essenziale per garantire che vengano spedite solo parti all'interno della finestra di prestazione richiesta.

Case Studies: Variazioni in Architettura ADC

ADC Flash

Per ottenere una risoluzione a 6 bit a 10 GS/s, la coppia di input deve essere mantenuta al di sotto di 1 mV. Senza calibrazione, questo richiede dispositivi poco pratici. Gli ADC flash moderni impiegano tecniche di interpolazione e mediazione per ridurre l'effetto di un singolo offset comparatore. Inoltre, la calibrazione del campo utilizzando i convertitori di velocità digitali-DA-analog

ADC SAR

Gli ADC SAR dominano le applicazioni a media risoluzione (da 8 a 16 bit) a velocità moderate (fino a poche centinaia di MS/s). La loro linearità è principalmente limitata da un allineamento di condensatori.

Modulatori Sigma-Delta

I modulatori sigma-delta a tempo continuo sono ampiamente utilizzati in audio e comunicazioni per alta risoluzione (fino a 24 bit) e si basano su costanti di tempo RC accurate per gli integratori di filtri a ciclo. Le variazioni di processo in poli resistenze e condensatori MIM possono spostare la funzione di trasferimento del rumore, portando a instabilità o aumento del rumore a banda in eccesso.

ADC di tubazione

Gli ADC di Pipeline raggiungono un'alta risoluzione a velocità moderate e sono comuni nelle stazioni di base e nell'imaging wireless. Sono costituiti da più fasi, ognuna con un ADC flash a bassa risoluzione, un DAC e un amplificatore di residui.

Tendenze e Nodi Avanzati

I dispositivi FinFET presentano una maggiore variabilità nell'altezza e nella larghezza della pinna, nonché un aumento del rumore del telegrafo casuale. Il ridotto guadagno intrinseco e le tensioni di alimentazione inferiori (0.7 V a 0,9 V) riducono l'oscillazione del segnale, richiedono una migliore corrispondenza e un minor offset.

I nodi di processo avanzati permettono anche livelli di integrazione più elevati, consentendo agli ADC di essere incorporati in sistemi di grandi dimensioni (SoCs) con una logica digitale densa. Questa prossimità introduce ulteriori gradienti di rumore e temperatura, ulteriormente la consistenza delle prestazioni impegnativa.

Un'altra tendenza emergente è l'utilizzo di tecnologie emergenti non volatili di memoria (NVM) come RAM resistiva (RRAM) per la rifilatura in-situ dei parametri ADC. Questi possono sostituire la tradizionale trimming basata su fusibili, offrendo la riconfigurabilità e il minor costo di test. Inoltre, l'aumento dell'integrazione eterogenea (3D stacking) consente all'ADC di essere fabbricato su un nodo analogico dedicato mentre il processo digitale non utilizza una riduzione delle variazioni di processo analogico più avanzato.

Conclusioni

Le variazioni di processo sono un aspetto inerente e inesatta della fabbricazione dei semiconduttori, ma i loro effetti dannosi sulla performance di ADC possono essere gestiti sistematicamente attraverso una combinazione di design intelligente, controllo del processo rigoroso e calibrazione post-silicon.

Per ulteriori informazioni sulle tecniche di calibrazione, fare riferimento a IEE JSSC panoramica della calibrazione digitale di sfondo per SAR ADCs]. Per un'analisi approfondita del condensatore che si abbina ai circuiti di commutazione-condensatore, vedere questa carta TCAS-II sull'ottimizzazione del layout per gli array di condensatori.