La domanda senza limiti di una maggiore produttività dei dati, la comunicazione a bassa latenza ultra-rilievo e la connettività dei dispositivi massiccia hanno posizionato le reti di quinta generazione (5G) come la spina dorsale dell'infrastruttura digitale moderna. Al centro di ogni stazione di base 5G, l'attrezzatura dell'utente e il dispositivo bordo è un sofisticato processore di segnale digitale (DSP) la cui performance è strettamente accoppiata al nucleo di microprocessore che lo guida.

Il ruolo centrale dei microprocessori in DSP per wireless

I processori di segnale digitali sono microarchitetture specializzate progettate per eseguire algoritmi di elaborazione del segnale—filtri di risposta a impulso infinito (FIR), trasformazioni veloci di Fourier (FFT), equalizzazione, stima dei canali e correzione di errore—a velocità elevata e con tempi deterministici.

A differenza di una CPU generale, che privilegia la predizione di branch e l'esecuzione di out-of-order per migliorare le prestazioni di un solo-thread, un microprocessore DSP sottolinea il throughput di moltiplica-accumulate (MAC), il overhead a basso loop e il supporto di loop hardware.

Perché i microprocessori DSP sono indispensabili per 5G

Le nuove specifiche di radio (NR) definiscono uno strato fisico molto più complesso di 4G LTE. La flessibilità di numero, la spaziatura scalabile del subcarrier e le esigenze di duplexing del tempo dinamico del luogo di elaborazione del condotto. Una stazione di base 5GHz potrebbe avere bisogno di elaborare 64 o più flussi di conversione dell'antenna simultaneamente (MIMO massivo), ciascuno con il suo stesso estimazione del canale e coefficienti di teletrasformatura.

In apparecchiatura dell'utente, l'efficienza energetica è fondamentale. Uno smartphone DSP deve elaborare segnali 5G mentre si dissipa solo poche centinaia di milliwatt. L'architettura del microprocessore - progettazione set di istruzioni, profondità di pipeline, gating dell'orologio e gerarchia della memoria - determina direttamente l'energia per operazione. Pertanto, la scelta del nucleo del microprocessore in un DSP è un commercio di ingegneria critica tra le prestazioni di punta su una mano e area e area.

Innovazioni architettoniche in microprocessori DSP 5G

Per soddisfare le esigenze contrastanti di performance, flessibilità ed efficienza, i fornitori di semiconduttori hanno sviluppato diverse innovazioni architettoniche, che vanno oltre il classico DSP monocore, a punto fisso per incorporare design multi-core eterogenei, acceleratori hardware e estensioni avanzate set di istruzioni.

VLIW e SIMD: i cavalletti di lavoro della lavorazione parallela dei segnali

Le architetture di molto lunga istruzione Word (VLIW) dominano i microprocessori moderni DSP per 5G. In VLIW, il compilatore staticamente pianifica operazioni multiple (ad esempio, moltiplicare, aggiungere, caricare, memorizzare) in una sola parola di istruzione lunga, permettendo a diverse unità funzionali di eseguire simultaneamente senza la testa di hardware di programmazione dinamica.

SIMD consente al microprocessore di applicare la stessa operazione aritmetica a più elementi di dati, ad esempio, l'esecuzione di 16 moltiplicazioni parallele su dati a punto fisso a 16 bit.

La combinazione di VLIW e SIMD produce un microprocessore che può sostenere un'elevata percentuale delle prestazioni di picco teoretiche sui kernel di elaborazione del segnale reale, evitando i cicli di inattività che affliggono le CPU superscalari quando il flusso di controllo è prevedibile.

Multi-Core ed eterogeneo Computing

L'elaborazione della banda base si divide in genere in un piano di controllo (più basso, orientato al controllo) e in un piano dati (alta velocità, streaming). Per affrontare questo, i principali progetti utilizzano architetture multi-core eterogenee. Ad esempio, le accelerazioni di Snapdragon X60 e X65 di Qualcomm integrano più core hardware personalizzati (come la famiglia di decodifica Qualcomm Hexagon)

Per le apparecchiature di infrastruttura, la tendenza è verso cluster DSP di molti-core. La famiglia NXP Layerscape, per esempio, combina i core di applicazione Arm Cortex-A72 con core DSP multi-threaded (ad esempio, il SC3900FP) per gestire sia stack di protocollo che lo strato fisico.

Gerarchia della memoria e movimento dei dati

I microprocessori DSP 5G mettono richieste estreme sulla larghezza di banda di memoria. Un vettore a 64-antenna 100 MHz con spaziatura subcarrier 30 kHz può generare diversi gigabit per secondo dei campioni di banda di base. Le cache tradizionali sono inefficienti perché gli accessi di elaborazione del segnale sono spesso in streaming e non hanno riutilizzo temporale.

Parametri di performance chiave e loro misurazione

Il microprocessore DSP è più adatto per 5G, con una velocità di esecuzione più elevata. I più importanti sono il throughput moltiplicato, la latenza per algoritmo, la dissipazione di potenza e l'efficienza dell'area (operazioni per mm2).

Considerazioni di progettazione a bassa efficienza

5G impone un obiettivo di latenza dell'utente di 1 ms per le comunicazioni a bassa latenza ultra-rilievi (URLLC). Questo costringe il microprocessore DSP a minimizzare la latenza di interrompere, mantenere il tempo di esecuzione deterministica, e supporto del loop hardware che si srotola per evitare irrossimenti delle tubazioni.

Efficienza energetica e gestione termica

L'efficienza energetica è il limite di progettazione sovraccarica per le apparecchiature degli utenti DSP. L'industria mobile ha convergeto sulla figura di valore picojoule-per-MAC (pJ/MAC) . I microprocessori moderni 5G DSP raggiungono vicino a 1 pJ/MAC su processi avanzati 5 nm o 3 nm FinFET, grazie a scagliamento aggressivo, aggranaggio di frequenza di arrivo, e la riduzione dell'attività di commutazione dinamica del segnale di commutazione di funzionamento.

Per l'infrastruttura, dove la dissipazione del calore è meno limitata, il focus si sposta all'efficienza dell'area. Le unità di base MIMO massiccio richiedono centinaia di core DSP su un singolo chip o su più chip. La capacità di integrare microprocessori DSP insieme alla memoria e agli acceleratori sulla stessa die, attraverso l'imballaggio avanzato come la tecnologia 3D di stacking o interposer, riduce la potenza di interconnessione e la latenza.

Integrazione dell'intelligenza artificiale e dell'apprendimento delle macchine

Il supporto di 3GPP per l'interfaccia aerea 5G deve ora ospitare modelli di inferenza di rete neurale per compiti come la compressione delle informazioni di stato del canale (CSI), la classificazione automatica della modulazione e la gestione del fascio. Ciò richiede un passaggio da puramente aritmetica a punto fisso per supportare il punto galleggiante (tipicamente BF16 o FP16) e molte operazioni di integer

Un trend emergente è “in-memory computing” dove il microprocessore DSP utilizza un’architettura di elaborazione-in-memoria (PIM) per ridurre il movimento dei dati. La memoria HBM-PIM di Samsung integra unità di elaborazione nello strato di memoria, permettendo ai prodotti di matrice-vector di essere calcolati direttamente dove risiedono i dati.

Oltre 5G: 6G, mmWave e Terahertz

La roadmap per le reti di prossima generazione (6G, prevista intorno al 2030) prevede le frequenze Terahertz (THz), le lunghezze d'onda sottomillimetri e i tassi di dati superiori a 100 Gbps. Il microprocessore del DSP affronterà i tassi di campionamento senza precedenti (>100 GS/s) e le larghezza di banda (>10 GHz). Le catene tradizionali di elaborazione ADC e DSP non possono scalare linearmente; l'architettura analogica analogica analogica, invece, l'industria ibrida è ridotta.

Per raggiungere questi obiettivi, i microprocessori emergenti DSP sono progettati con un'elaborazione quasi-sostegno (NTC) per operare a tensioni ultra-basse, sfruttando il parallelismo. I prototipi di ricerca del Centro di Ricerca Wireless di Berkeley hanno dimostrato un cluster DSP a 16 core in grado di 1 TOPS a 0,5 V utilizzando la tecnologia a 7 nm.

Sfide in scala microprocessore per 6G

Un'altra sfida importante è la parete di memoria: la disparità tra velocità del processore e larghezza di banda di memoria sta peggiorando con ogni restringimento del nodo. Mentre HBM 3D-stacked offre alta larghezza di banda (fino a 2 TB / s per stack), la sua latenza (tens di nanosecondi) non può soddisfare i simboli OFDM codificati THz che durano solo pochi nanosecondi.

Poiché i microprocessori DSP sono programmabili, sono vulnerabili agli attacchi laterali che possono perdere chiavi per il traffico crittografato 5G/6G. L'industria risponde integrando acceleratori crittografici direttamente nel cluster di microprocessore, utilizzando l'isolamento hardware (ad esempio, Arm's TrustZone per la serie Cortex-R) e le funzioni fisicamente inclonable (PUF) per garantire l'avvio e lo storage chiave.

Conclusioni

I microprocessori dei processori digitali sono i motori silenziosi che guidano la rivoluzione wireless. Dai nuclei VLIW-e-SIMD che alimentano le stazioni di base 5G e gli smartphone di oggi alle architetture quasi-infuse, progettati per 6G, queste unità di elaborazione compute specializzate continuano a spingere la busta di prestazioni, efficienza e flessibilità.