Il ruolo critico dei protocolli seriali nel design moderno PCB

L'elettronica contemporanea, la capacità di spostare i dati ad alta velocità tra i componenti è non negoziabile. I protocolli di comunicazione seriale come PCI Express (PCIe) e Universal Serial Bus (USB) sono diventati la spina dorsale di questo movimento di dati, consentendo tutto da SSD veloci di fulmine a connessioni periferiche versatili.

Sia che si stia progettando un modulo IoT compatto o una scheda server complessa, i principi di impedenza controllata, routing coppia differenziale e corretta messa a terra si applicano universalmente.

Comprendere protocolli PCIe e USB in profondità

Prima di immergersi nelle regole di layout, è essenziale apprezzare le caratteristiche elettriche di ogni protocollo. Entrambi si affidano alla segnalazione differenziale, dove i dati vengono trasmessi su un paio di fili con tensioni uguali e opposte. Questo offre un'eccellente immunità del rumore e aiuta a mantenere l'integrità del segnale alle alte frequenze.

PCI Express: Architettura e Segnale

Il sistema di controllo di coppia di dischi di tipo PWA (per esempio, per il sistema di controllo di coppia di trasmissione e per il gruppo di ricezione) è un sistema di differenziazione a tutto volume. I sistemi moderni utilizzano più corsie (x1, x4, x8, x16) per scalare la larghezza di banda.

USB: da USB 2.0 a USB4 e Thunderbolt

USB 2.0 utilizza un singolo connettore differenziale (D+/D-) con una velocità di dati di 480 Mbps e 90 ohms impedenza differenziale. USB 3.x introduce coppie SuperSpeed (SSTX e SSRX) che funzionano a 5 GT/s (USB 3.2 Gen 1) o 10 GT/s (USB 3.2 Gen 2), ciascuno che richiede 90 ohms di impedenza differenziale.

Considerazioni chiave per PCB Design: dalla teoria al layout

Traslatazione dei requisiti elettrici nelle decisioni di layout fisici è dove è richiesta la vera competenza, i fattori critici che devono essere affrontati durante la fase di progettazione.

Controllo dell'impedenza: Fondazione di Design ad alta velocità

L'impedenza controllata non è facoltativa. L'impedenza caratteristica di una traccia è determinata dalla sua larghezza, la sua distanza al piano di riferimento, e la costante dielettrica del materiale PCB. Per PCIe, il bersaglio di impedenza differenziale è 85 ohms (con una tolleranza tipica di ±10%). Per USB 3.x, è 90 ohms. La vostra casa di fab di PCB deve fornire coupon di impedenza per ogni stackuplike per verificare

Sempre specificare il requisito di impedenza sul disegno di fabbricazione. Inoltre, considerare l'impatto della maschera di saldatura. La maschera di solder riduce leggermente l'impedenza, quindi i calcoli pre-maschera dovrebbero essere a questo proposito. Una buona regola è quella di progettare un'impedenza di 2-3 ohm più alta rispetto al bersaglio per compensare l'effetto della maschera di saldatura Guida di impedenza controllata

Integrità del segnale: Riflessioni, Crocifisso e Attunazione

Ogni discontinuità della linea di trasmissione provoca un riflesso. Le vie, i connettori e i cambiamenti nella larghezza di traccia creano tutti i malfunzionamenti di impedenza. Per i segnali ad alta velocità, minimizzare il numero di vie. Quando le vie sono inevitabili (ad esempio, per i cambiamenti di strato), utilizzare una tecnica di back-drilling per rimuovere la barra non utilizzata, che altrimenti agisce come cavità di risonanza.

Le perdite dielettriche aumentano con frequenza, quindi per lunghe tracce PCIe (oltre 8 pollici), si consideri che l'utilizzo di un laminato a basso consumo come Megtron 6 o Isola Tachyon. Il budget di perdita di inserimento per un canale PCIe Gen4 è tipicamente intorno a 20 dB. I progettisti devono simulare l'intero canale dal driver al ricevitore, incluso il connettore, per garantire la conformità.

Percorsi di messa a terra e ritorno

Un piano terra solido e continuo è essenziale per segnali ad alta velocità. Il piano terra fornisce un percorso di ritorno a bassa induttanza per i segnali differenziali. Qualsiasi distanza o divisione nel piano terra costringe la corrente a trovare un percorso alternativo, creando un'antenna a ciclo grande che irradia EMI e degrada la qualità del segnale.

Lunghezza del tratto Abbinamento e controllo del Skew

Per le coppie differenziali, le due tracce devono essere abbinate in lunghezza a pochi picosecondi di skew. Ciò assicura che il segnale differenziale rimanga equilibrato. Per PCIe Gen4, il skew intra-pair dovrebbe essere inferiore a 5 ps, che corrisponde a circa 30-35 mils di lunghezza mismatch (a seconda del ritardo di propagazione).

Per USB 3.x, lo skew intra-pair per le coppie SuperSpeed dovrebbe essere inferiore a 5 ps, e le due coppie SuperSpeed (SSTX e SSRX) devono essere abbinate a 100 mils per evitare lo skew nel connettore. USB 2.0 D+/D- è più indulgente, ma abbinandoli a 50 mils riduce ancora il rumore comune-mode.

Consigli di routine per PCIe e USB: Tecniche pratiche

Con i fondamentali in atto, concentriamoci sul processo di routing effettivo. L’obiettivo è quello di creare un percorso che preserva la qualità del segnale dal controller al connettore.

Regole di routine di coppia differenziale

  • Coupling:[] Percorso le due tracce di una coppia differenziale il più vicino possibile (tipicamente 5-8 mils edge-to-edge) per mantenere l'accoppiamento stretto.
  • Constant Spacing:[] Mantenere lo stesso divario tra la coppia durante l'intero percorso. Qualsiasi variazione di spaziatura cambia l'impedenza differenziale. Quando si entra in un connettore o in un tramite pad, l'accoppiamento cambia.
  • Avoid 90-Degree Bends:[] Utilizzare curve a sbalzo di 45 gradi o archi curvi con un raggio di almeno 3x la larghezza di traccia.
  • Tenere fuori zone:[] Non indirizzare altri segnali (soprattutto orologi o I2C) entro 50 mils di una coppia differenziale. Questi segnali aggressori possono accoppiarsi nella coppia e causare jitter.

Layer Stackup e Via Strategy

Per PCIe Gen3 e superiore, utilizzare uno stackup a strati che fornisce un piano di riferimento solido adiacente ad ogni livello di segnale. Un tipico stackup a 4 strati è: Signal (top) – Ground – Power – Signal (bottom). Gli strati superiori e inferiori sono utilizzati per il routing di segnali ad alta velocità, con il piano terra adiacente che fornisce il percorso di ritorno.

Usare il più piccolo per il trapano che è manufacturable (di solito 8-10 mil drill, 16-18 mil pad) per ridurre attraverso capacità e induttanza. Per PCIe Gen5 a 32 GT/s, considerare l'utilizzo di microvias (laser-drilled) con un trapano da 4 mil per ridurre gli effetti acrobati.

Posizionamento e interruzione di rotazione

Per USB-C, il connettore ha 24 pin e le coppie ad alta velocità si trovano al centro del connettore. L'area di rottura è molto congestionata. Per evitare le coppie di pin esterni, utilizzare le coppie di A/B D+ e D- (USB 2.0) sui connettori di lunghezza interna. Per il connettore di bordo del PC traccia

Spesso è utile riferirsi alle specifiche USB 3.2 per raccomandazioni di rottura esatte, o alle specifiche di base PCIe per l'assegnazione di corsie e i limiti di skew.

Migliori Pratiche aggiuntive per Robust High-Speed Design

Oltre alle linee guida del layout, diverse pratiche aggiuntive possono migliorare significativamente l'affidabilità del vostro design.

Integrità e Decoupling di Potenza

I transienti ad alta velocità disegnano grandi punte di corrente. I condensatori di decoupling posizionano vicino ai pin di potenza del controller e del connettore. Per PCIe, utilizzare un condensatore di massa (10-100 μF) e diversi condensatori di bypass ad alta frequenza (0.1 μF e 0,01 μF) in un modello di tensione della griglia vicino ai perni di alimentazione.

Protezione e filtraggio ESD

I connettori USB sono esposti alla scarica elettrostatica (ESD) da cavi e tocco umano. Posizionare i diodi TVS sulle linee D+/D- e SuperSpeed vicino al connettore. Scegli un TVS con bassa capacità (sotto 0.5 pF) per evitare di degradare l'integrità del segnale. Per USB 2.0, i coppi comuni-modi sono spesso utilizzati per sopprimere il rumore comune-modo, ma possono essere omessi se il layout di coppia di frequenza.

Simulazione prima della fabbricazione

L'analisi di due tipi di simulazione è essenziale: l'integrità del segnale (SI) e la compatibilità elettromagnetica (EMC). Utilizzare uno strumento SIgro come Ansys HFSS o Keysight ADS per modellare il canale dal driver al ricevitore.

Per uno sguardo più approfondito ai flussi di lavoro di simulazione, la pagina Keysight PCIe design e soluzioni di test[] fornisce risorse preziose.

Test e convalida

Una volta che la scheda è fabbricata, test rigorosi è obbligatorio. Utilizzare un riflettore di tempo (TDR) per misurare l'impedenza delle coppie differenziali. Verificare che l'impedenza sia entro ±10% del bersaglio. Utilizzare un oscilloscopio con una sonda ad alta larghezza (16 GHz per PCIe Gen4) per catturare il diagramma oculare.

Gestione termica

Il controller PCIe e il controller USB (PD) possono richiedere le vie termiche sotto i pacchetti QFN o BGA. Utilizzare un pad termico e collegare la paddle esposta a un piano terra con più vie termiche. Assicurarsi che le tracce ad alta velocità non siano indirizzate direttamente sulle macchie calde per evitare il riscaldamento aggiuntivo che potrebbe alterare la costante dielettrica del substrato di calore.

Conclusione: Costruire una Fondazione per una Comunicazione ad alta velocità affidabile

Integrando PCIe e USB in un layout PCB è una disciplina che combina la teoria elettrica con vincoli pratici di produzione. Concentrandosi sul controllo dell'impedenza, sull'integrità del segnale, sulla corretta messa a terra e sulla meticolosa routing, è possibile creare un design che soddisfi i rigorosi margini di tempo e rumore richiesti dai moderni protocolli seriali.

Ogni progetto è unico, ma i principi fondamentali rimangono costanti. Inizia con un solido stackup, applica regole di routing rigorose per coppie differenziali e non sottovaluta mai l'importanza di un percorso di ritorno pulito. Come i tassi di dati continuano a salire - PCIe Gen6 raggiungerà 64 GT/s - le stesse pratiche migliori diventeranno ancora più critiche.